програма и проверява KO

[System.out]

Привет,

Докато програмата и провери сериен флаш успешно, I програма и проверява S3-400 unsuccesfull, ISE ми казва, че тя е 1981 разлики.
FPGA да не направя това, което искам, дори, че флаш паметта е програмирана глоба.

Някои помогне е оценена.Благодарности.

 

[echo47]

Има ли свалянето с Xilinx въздействие?Можеш ли да ни покаже пълния текст изход от въздействие?Може да съдържа допълнителни улики.

Дали винаги казват "1981 различия", или да промените броя на случаен принцип?

Дали на борда на новия дизайн на твоя, или е търговски продукт?

Кои свалите метод (JTAG, сериен роб,
и т.н.) и интерфейс кабел, който използвате?

"FPGA не правя това, което искам" -
не го правя ли нещо?Дали СЪСТАВЕНО ПИН твърди?

Какво означава "KO"
са в сюжетната линия?

 

[System.out]

echo47 написа:

Има ли свалянето с Xilinx въздействие?
Можеш ли да ни покаже пълния текст изход от въздействие?
Може да съдържа допълнителни улики.

 

[echo47]

be running fine, even if iMPACT is having trouble verifying it.

В СЪСТАВЕНО сигнала се посочва, че FPGA е узаконил битстрийм КРС, така че FPGA трябва
да се работи добре, дори ако ВЪЗДЕЙСТВИЕТО има проблем с потвърждаването на него.

Произволното проверката грешки показват, че въздействието е някак трудно четенето на FPGA.Вашият Паралел Кабел III връзка могат да имат незначителни сигнал качество.Проверка за звънене, сигнални размисъл,
партерен скача,
за сортиране на нещо.Аз бях виждал всички видове проблеми, причинени от небрежен ", плаващ под жици", че Xilinx, предвидени с кабел.Илюстрации:
http://toolbox.xilinx.com/docsan/xilinx4/data/docs/pac/cables7.html

Което 68 ома резистори?Ако те са свързани с Паралелното Кабел III, тогава това
е силно доказателство за качеството на сигнала проблем.

Има ли използвайки магистър Сериен режим, или JTAG режим?Виждам някои препратки към двете.

Аз
сте имали проблеми с JTAG режим по различни Xilinx FPGAs включително Spartan-3.За надеждни FPGA JTAG програмиране, винаги съм мощност
на цикъла на FPGA борда, или светлината PROG_B преди JTAG изтегляне.Ако не го направиш, за изтегляне изглежда да работи добре, но ми FPGA логика май държа се зле.За неморално поведение зависи от предишния FPGA конфигурация, така че мисля, че JTAG не е напълно ясно в FPGA.Не мога постоянно повтарят проблем от много различни FPGA дъски, включително Spartan-3 Начално Kit.

Никога не съм виждал дефектни Xilinx FPGA.Виждал съм много разрушени FPGAs, но това са нашите вина!

Убедете се, че вашето PC борда има добри схванат захранвания и твърди мощност / земята равнини.Клатещ власт може да доведе до непредсказуеми FPGA неприятности.

KO - както в бокса!

 

[System.out]

Благодаря за вашата помощ echo47 ...

Аз
съм с digilent Паралел Кабел III http://www.digilentinc.com/Products/Catalog.cfm?Nav1=Products&Nav2=Cables&Cat=Cable

И
аз не
съм сигурен дали
съм usign JTAG режим или магистър Сериен режим.Схематични Виж по-долу.
Съжаляваме, но трябва да имате за вход, за да видите тази закрепване

 

[echo47]

Здравейте отново,

Аз не виждам "Паралел Кабел III" на Digilent
на интернет страницата.Кои кабел имате ли?

Къде ви кабел щепсела в схематични?Ако свещи в кутия с надпис "3.3V JTAG бала", след което ВЪЗДЕЙСТВИЕТО използва JTAG (известен още като Boundary Сканиране) режим, за да програмирате флаш или FPGA и флаш приложения Master Сериен режим, за да програмирате FPGA.

Аз не виждам VCC или смлени карфици по (?) Кабел конектор в схематични.

 

[System.out]

echo47 написа:Аз не виждам "Паралел Кабел III" на Digilent на интернет страницата.
Кои кабел имате ли?

 

[echo47]

Ти намери комбинация, която работи добре?Велик!

Той все още звучи като сте маргинални JTAG сигнал за качество (като звънене или смлени изплющяване) някъде по кабелната връзка.Ако промяната на кабел, или резистор, или напрежение, предизвиква драматични промени в симптомите,
а след това, че е голяма следа.

Аз никога не са използвали JTAG3 кабел или паралелна Кабел III, така че аз не знам техните quirks.Използвам Xilinx Паралел Кабел IV.Това е информационен лист.Известие на "висока ефективност панделка кабел".Xilinx преминали към този кабел за намаляване на клиента главоболия, когато говорим за по-нови бързи FPGAs.
http://www.xilinx.com/bvdocs/publications/ds097.pdf

3.3V на JTAG сигнали е твърде много за FPGA защото VCCAUX е само 2.5V.Въпреки това, тези RSER резистори вероятно са предназначени за ограничаване на текущата до безопасно ниво, така че може би сте ОК.

Вашият JTAG веригата включва флаш и FPGA, така че да можете да използвате JTAG от ВЪЗДЕЙСТВИЕТО да горят светкавицата и / или конфигуриране на FPGA.Ако властта на борда, без JTAG връзка, флаш автоматично конфигурира на FPGA използвайки магистър Сериен режим.

 

[System.out]

Благодарности.

Трябва накрая ensembled друг картон (само FPGA без светкавица) и успех при програмиране.

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Много щастлив" border="0" />