Добре дошли в Международния форум за електронни дискусии на EDABoard.com: софтуер на EDA, схеми, схеми, книги, теория, документи, asic, pld, 8051, DSP, мрежа, RF, аналогов дизайн, печатни платки, сервизни ръководства

Register Log in

за задача проблем, защо?

  • Thread starter junchaoguo51888
  • Start date
J

junchaoguo51888

Guest
Моят въпрос е защо сигнал задача не може да се прехвърлят на изхода на модула cpu_initial правилно, но когато delet на изходния сигнал при изпълнение на задачата и
според сигнала при изпълнение на задачата повикване, то ще се прави, защо?

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Въпрос" border="0" />THXмодул CPU_INITIAL (
rstn,
clk8,
cpu_rd,
cpu_we,
cpu_addr,
cpu_din,
);

cpu_rd продукция;
cpu_we продукция;
продукция [9:0] cpu_addr;
продукция [7:0] cpu_din;
вход rstn;
вход clk8;

обл cpu_rd;
обл cpu_we;
обл [9:0] cpu_addr;
обл [7:0] cpu_din;

Задачата cpu_wr;
продукция [9:0] cpu_addr;
продукция [7:0] cpu_din;
cpu_we продукция;
вход [9:0] аййг;
вход [7:0] DIN;

започвам
cpu_addr = аййг;
cpu_we = 1'b0;
cpu_din = 8'h0;
# 500;
повтаря (3)
@ (posedge clk8);
cpu_we = 1'b1;
cpu_din = DIN;
@ (posedge clk8)
cpu_we = 1'b0;
cpu_din = 8'h0;
приключвам
endtask

първоначално започва
# 1000;
cpu_wr (cpu_addr, cpu_din, cpu_we, 10'h0d2, 8'h05);
приключвамendmodule

 
Toggle Sidebar

Welcome to EDABoard.com

Sponsor

Top