Симулирайте DNL и INL

[JiL0]

Възможно ли е да се симулира DNL и INL за 10-12bit ADC?

От това, което знаем, за да се получи DNL и INL, там е най-назад-към-гръб на ADC и КПР метода и histogram метод.Въпреки това,
те обикновено са начин за ADCs, които вече са Производство и тя ще вземе години, за да се направи симулация (или аз съм наред?),
Тъй като имаме нужда от много проба точки.

И така,
бих искал да попитам, ако има друг начин да симулират ADC да бъде DNL и INL преди да го изпратите за производство.

Благодарности!

 

[CODEC]

За 10 ~ 12bit ADC, мисля, че симулацията е приемлив.
Тя не е необходимо да се вземат 10 точки за LSB, но 4 е достатъчно, за да се определи дали DNL и INL е по-малко, отколкото 0.5LSB.Такива симулация (със сигурност зависи от веригата скала) е около 1 ~ 3 дни, ако използвате Linux (2.8G CPU, RAM 512M).

 

[terryssw]

Но как можем да тества DNL и INL в симулации?

 

[konqueror]

Моля, посочете начин да симулират dnl и INL за ADC.Чух, че е направено с помощта на калкулатора в такт icfb но някой може да посочи точно как е направено

 

[JiL0]

Не сте сигурни какъв метод кодек има предвид, но предполагам е наземна тест, където виждаме, когато преходът от 1 до друга битова случва.

За 12 битов ADC, 4 проби за LSB = 4 * 4096 = 16 384.Обичай, които се възрасти и за двете наземна тест или histrogram теста?

Може би ми COMP е бавно, както и необходимостта около 1 час на пробата.

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Тъжен" border="0" />

 

[Vamsi Mocherla]

Можете да напишете Verilog код за идеален КПР и фуражи на изхода на ADC на КПР, а след това се измерва INL и DNL.

 

[blue2lucy]

Vamsi Mocherla написа:

Можете да напишете Verilog код за идеален КПР и фуражи на изхода на ADC на КПР, а след това се измерва INL и DNL.

 

[andy2000a]

Аз винаги използвайте hspice поведение напишете "Идеята D / A конвертирате" за симулация DNL / INL ..но твърде идея
и аз някога опитате използване добавите "gitter шум" в часовника .., но не работи

 

[Vamsi Mocherla]

За INL и DNL, наистина не се нуждаят от часовника,
имам предвид, когато сте тестване за INL и DNL, можете да поставите clk до висока (или ниска - в зависимост от вашата конфигурация) и пуснете DC измитам.

 

[terryssw]

Vamsi Mocherla написа:

За INL и DNL, наистина не се нуждаят от часовника, имам предвид, когато сте тестване за INL и DNL, можете да поставите clk до висока (или ниска - в зависимост от вашата конфигурация) и пуснете DC измитам.

 

[wany]

АЗ имам използван идеална DACcell в candance.But Изходна напрежение от моите Дизайнът е от 1,5
до 1,2. Как мога да знам DNL и INL?

 

[Vamsi Mocherla]

Е, можеш да връзвам на часовника да VDD (или логиката един).Това не трябва да бъде проблем.В случай, вземане на проби е попадащи ръба, вратовръзка го VSS.

 

[terryssw]

Vamsi Mocherla написа:

Е, можеш да връзвам на часовника да VDD (или логиката един).
Това не трябва да бъде проблем.
В случай, вземане на проби е попадащи ръба, вратовръзка го VSS.

 

[sergeyr77]

Можете да използвате смесен режим на симулация черта на каденца - imse, предполагам.
Значи ли да опишете логика част от вашия ADC от Verilog и VHDL - регистри, флип-flops
и др INL DNL и не зависят от логиката на дизайна.

 

[andy2000a]

имат anoyone са подправка като "нервнича часовник източник"
For A / DD / A симулация INL DNL

 

[tuza2000]

Има ли например?

 

[totoro]

чакане

 

[pablomilanes]

Аз съм се нуждаят от тази информация.Има някои документи или хартия достъпни за симулиране на A / D конвертори?

 

[chenliy]

Имам завършена 10bit 2MHz-SPS ADC.Сложих продукцията на ADC във входа на КПР.На КПР използване Verilog-A език.Логиката на ADC, регистри, флип-flops, часовник поколение т.н., използване verilog език, който описва.За симулиране използва един ден да се INL и DNL (Linux, 2.8G CPU, RAM 1G).

 

[tuza2000]

чака!