Ниска отпадане (LDO) Regulator дизайн

Това е схемата на LDO регулатор. Моля, проверете това и да ми даде идея за изпълнение.
 
Той е на тридесет и пет db @ 10GHz, че ме пукнатини. Не можете да стигнете за радиочестотно ключове да се направи, че в CMOS, трудно дори и в една екзотична технология. И това е с 50-омов товар. Висока степен на натоварване на импеданс на изхода LDO? Забравете. Освен ако не искате да поставите Дросел / капачка филтър на течението.
 
винаги има компромис между psrr и пропускателна способност. така че аз мисля, че би било много трудно да се постигне дадените спецификации.
 
Мисля, че проблемът трябва да бъде решен на ниво система. особено ако Ур очаква 40 db PSRR @ 10G.
 
здравей frns ... им заключена с проектирането на LDO ... аз wud на б hapy ако някой ми дава дизайн N оформлението на LDO ...
 
Аз съм Проектиране и изпълнение на различни натоварвания за чип регулатор на напрежение и анализ по отношение на устойчивостта, да ми предлагат schmatics диаграма.
 
PLZ ми даде W / L, шапка, стойност резистор.
 
PLZ кажете каква промяна става по тази смокиня и резултат.
 

Welcome to EDABoard.com

Sponsor

Back
Top