G
Guest
Guest
Виждам това изявление в UCF файл възлагане място E1 да сигнализират data_p
NET "data_p" LOC = "E1" | IOSTANDARD = LVDS_33;
но аз не виждам място за data_n която е отрицателна разлика в сигнала.Е, къде е тази възложени?Когато виждам схеми, виждам E2 е мястото, където възложените data_n се.Как се случва това?Добавено след 1 часа 46 минути:Намерих отговор за този
HDL примерно:
Само един вход буфер се изисква да бъдат инстанция в разработването и пускането на правилното място IO_L # P.N-страна на буфер, ще бъдат запазени, и няма други IOB е позволено да се поставят на това място.
В физическо устройство, конфигурация опция е включена, че маршрутите на тампон жица от IO_L # N IOB към входната буфер диференциал, находящ се в IO_L # P IOB.Продукцията на този буфер тогава карам продукцията на IO_L # клетки P или регистъра принос в IO_L # P IOB.В FPGA редактор, той ще се окаже, че на втория буфер не се използва.Въпреки това, всеки опит да се използва това място за друга цел, ще предизвика грешка ДРК в софтуера.Добре.Така че сега въпросът ми е.може тези щифтове бъде отново назначен като единствен завърши сигнали.Може ли само, че трябва да се предефинира щифтове, ех
NET "1" LOC = "D1" | IOSTANDARD = LVCMOS33;
NET "2" LOC = "C1" | IOSTANDARD = LVCMOS33;
С1 и D1 представляват места IO_L01P_7 и IO_L01N_7Добавено след 31 минути:Ами аз предполагам, мястото IO_LXXY _ # XX е броя и Y е P / N може да бъде конфигуриран като единна е приключило или differntial като според нашите изисквания .....
NET "data_p" LOC = "E1" | IOSTANDARD = LVDS_33;
но аз не виждам място за data_n която е отрицателна разлика в сигнала.Е, къде е тази възложени?Когато виждам схеми, виждам E2 е мястото, където възложените data_n се.Как се случва това?Добавено след 1 часа 46 минути:Намерих отговор за този
HDL примерно:
Само един вход буфер се изисква да бъдат инстанция в разработването и пускането на правилното място IO_L # P.N-страна на буфер, ще бъдат запазени, и няма други IOB е позволено да се поставят на това място.
В физическо устройство, конфигурация опция е включена, че маршрутите на тампон жица от IO_L # N IOB към входната буфер диференциал, находящ се в IO_L # P IOB.Продукцията на този буфер тогава карам продукцията на IO_L # клетки P или регистъра принос в IO_L # P IOB.В FPGA редактор, той ще се окаже, че на втория буфер не се използва.Въпреки това, всеки опит да се използва това място за друга цел, ще предизвика грешка ДРК в софтуера.Добре.Така че сега въпросът ми е.може тези щифтове бъде отново назначен като единствен завърши сигнали.Може ли само, че трябва да се предефинира щифтове, ех
NET "1" LOC = "D1" | IOSTANDARD = LVCMOS33;
NET "2" LOC = "C1" | IOSTANDARD = LVCMOS33;
С1 и D1 представляват места IO_L01P_7 и IO_L01N_7Добавено след 31 минути:Ами аз предполагам, мястото IO_LXXY _ # XX е броя и Y е P / N може да бъде конфигуриран като единна е приключило или differntial като според нашите изисквания .....