Xilinx PGM помогне?

[senthilkumar]

Hai,

аз пиша кода в ISE като това

IEEE библиотека;
употреба ieee.std_logic_1164.all;
ieee.std_logic_unsigned.all употреба;

лице е seven_seg
порт (
clk_raw: в std_logic;
А: в std_logic;
б: в std_logic;
C: Няма std_logic
);
края seven_seg;архитектура seven_seg_arch на seven_seg е
започвам

C <= А и Б;

края seven_seg_arch;След като се събират OK

sysntheisis OK

в ПИН constrin на clkraw няма да дойде

само ABC дойде

Как мога да задам за закрепване в графика режим за тази clk_raw сигнал.някой да стане това.

благодарности

 

[samuel_john]

здрасти

Since U не използвайте clk_raw не се вижда след синтез.

опитайте се да използвате атрибута "да" за сигнала clk_raw ...
тя ще запази ПИН след синтез ..

благодаря ..

 

[maestor]

Ако не го използвате, защо искате да присвоите игла до този сигнал?

Просто се опитвам инструмент?

Защо да използвате графичен режим?Аз лично не ми харесва това и не го използвайте.

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Охлаждам" border="0" />- maestor