Xilinx след Сим Помощ

[xie.qiang]

Имам решаване на проблема, то е, защото на възстановяване на нулиране преди CLK време posedge не съответства на SDF (стандартен файл закъснение), да измени нулиране stimus, тя работи добре сега.

Във всеки случай, thans момчета грижи.

С уважение,

Крис

 

[xie.qiang]

Здравейте, когато тичам след симулация на Modelsim, че доклад на Erro информация за това, вие може да ми помогне?

# ** Грешка: C: / Modeltech_6.3d/xilinx_libs/simprims_ver/simprims_ver_source.v (17175): $ възстановяване (negedge RST: 994435 PS, posedge CLK & & & (rst_clk_enable1 == 1): 995219 PS, 798 к.с.);
# Час: 995219 PS Шаблони за дизайн: 2 съд: / tb_dds_32x16_top/u_dds_32x16_top / \ u_sys_rst_gen/mst_rst_r0

И закрепване е погрешен вълна, както и на грешен код, отчетени от modelsim.

Благодарности.