Xilinx да компенсира пристанище bidirection ограничи проблема!

[yx.yang]

В моя проект, има PCI ядро, повечето от пристанището на PCI са birectional, така че да се ограничи използването компенсира вход / изход забавяне, както следва:

# --- За ----# вход посока

NET "TRDY_N" Offset = 6,0 В НЧ преди "PCLK";
NET "TRDY_N" Offset = 6,0 В НЧ преди "PCLK";
NET "STOP_N" Offset = 6,0 В НЧ преди "PCLK";
NET "PERR_N" Offset = 6,0 В НЧ преди "PCLK";
NET "номинална" Offset = 6,0 В НЧ преди "PCLK";
NET "DEVSEL_N" Offset = 6,0 В НЧ преди "PCLK";
NET "IRDY_N" Offset = 6,0 В НЧ преди "PCLK";
NET "FRAME_N" Offset = 6,0 В НЧ преди "PCLK";
НЕТ "АД <?>" Offset = 6,0 В НЧ преди "PCLK";
НЕТ "АД <??>" ОФСЕТ В = 6,0 НЧ преди" PCLK ";
NET "CBE <?>" Offset = 6,0 В НЧ преди "PCLK";
NET "GNT_N" Offset = 6,0 В НЧ преди "PCLK";
NET "IDSEL" Offset = 6,0 В НЧ преди "PCLK";# --- За ----# изход посока

NET "TRDY_N" Offset = 6,0 OUT НЧ след "PCLK";
NET "STOP_N" Offset = 6,0 OUT НЧ след "PCLK";
NET "PERR_N" Offset = 6,0 OUT НЧ след "PCLK";
NET "номинална" Offset = 6,0 OUT НЧ след "PCLK";
NET "DEVSEL_N" Offset = 6,0 OUT НЧ след "PCLK";
NET "SERR_N" Offset = 6,0 OUT НЧ след "PCLK";
NET "IRDY_N" Offset = 6,0 OUT НЧ след "PCLK";
NET "FRAME_N" Offset = 6,0 OUT НЧ след "PCLK";
НЕТ "АД <?>" Offset = 6,0 OUT НЧ след "PCLK";
НЕТ "АД <??>" ОФСЕТ OUT = 6,0 NS след" PCLK ";
NET "CBE <?>" Offset = 6,0 OUT НЧ след "PCLK";
NET "REQ_N" Offset = 6,0 OUT НЧ след "PCLK";
NET "INTR_A" Offset = 6,0 OUT НЧ след "PCLK";

Конструкцията може да премине превежда фаза, но когато картата, някои от моите дизайн ще заема много резени (и двата PCI блок и блок няма никакво отношение с PCI функция), след това парче на устройството ще бъде достатъчно.Но ако не зададете тези ограничения, или просто в стаята

# --- За ----# вход посока

NET "TRDY_N" Offset = 6,0 В НЧ преди "PCLK";
NET "TRDY_N" Offset = 6,0 В НЧ преди "PCLK";
NET "STOP_N" Offset = 6,0 В НЧ преди "PCLK";
NET "PERR_N" Offset = 6,0 В НЧ преди "PCLK";
NET "номинална" Offset = 6,0 В НЧ преди "PCLK";
NET "DEVSEL_N" Offset = 6,0 В НЧ преди "PCLK";
NET "IRDY_N" Offset = 6,0 В НЧ преди "PCLK";
NET "FRAME_N" Offset = 6,0 В НЧ преди "PCLK";
НЕТ "АД <?>" Offset = 6,0 В НЧ преди "PCLK";
НЕТ "АД <??>" ОФСЕТ В = 6,0 НЧ преди" PCLK ";
NET "CBE <?>" Offset = 6,0 В НЧ преди "PCLK";
NET "GNT_N" Offset = 6,0 В НЧ преди "PCLK";
NET "IDSEL" Offset = 6,0 В НЧ преди "PCLK";

Няма да има никакъв проблем.

Искам да знам как тези constrans ще окаже влияние върху pcocess карта, и как мога да ограничи двата входно / изходни посока на birection пристанище.

Благодаря много.

 

[yx.yang]

Някой може ли да ми дадете някои предположения?