VHDL instantiiation въпрос

[Guest]

Аз се опитвам да конкретни примери флип флоп и симулира.
Тя не работи без инстанцииране, както следва:

Код:

лице е DFlipFlop

порт

(

Din: в std_logic;

CLK: в std_logic;

Preset: в std_logic;

Ясно: в std_logic;

Qout: Няма std_logic

);

края DFlipFlop;архитектура x_behaviour на DFlipFlop е

започвам

процес (CLK, настройка, ясно)

започвам

ако (Preset = '1 '), тогава

Qout <= '1 ';

ELSIF (Clear = '0 '), тогава

Qout <= '0 ';

ELSIF (CLK'event и CLK = '1 '), тогава

Qout <= DIN;

крайна сметка, ако;

край процес;

края x_behaviour;

 

[rakesh_aadhimoolam]

Имате ли двете тези файлове (DFlipFlop и DFF_PT) в същата папка .........

ако не е, че може да се окаже проблем .............

късмет ............

 

[Iouri]

Вие трябва да добавите файл, за да си дизайн, а също така, за да изберете най-високо ниво файл:

Project -> Add / Remove файлове в проекта

в проекта навигатор righ прозорец кликнете върху файла, какво искате да бъде на върха и изберете "Задай като най-високо ниво влизане"

да се забавляват

 

[aji_vlsi]

Алекс написа:

Аз се опитвам да конкретни примери флип флоп и симулира.

Тя не работи без инстанцииране, както следва:

Но тя не работи, когато се използва за примерна, както следва:

 

[haneet]

Алекс,
RU получавате грешка или симулацията резултати са наред?
ако има грешка, след което, от една страна, както и Ракеш Louri HAV споменати двата компонента, както и основните код HAV 2, да бъдат в един проект, както и в един и същи файл.
На второ място, на компонента трябва да са съставени HAV, ако не симулира преди главния код е симулирано.

Надявам се, U Got картината на WHT IM опитва 2 кажа.

 

[Guest]

Да прав сте, момчета, проблемът е, че вторият файл не се изготвя, когато се използва ModelSim, аз трябваше действително да изберете всички файлове в проекта, а не само най една йерархия.