VHDL код на следните структури?

[Soc]

Бих искал да знам на VHDL код за хардуера структура.

Благодаря [/ IMG]
Съжалявам, но трябва вход, за да видите този прикачен файл

 

[news]

Samsung zapowiedział już w lipcu ubiegłego roku nadchodzący produkt o tajemniczych symbolach ''SM951'', który miałby obsługiwać technologię NVMe (Non-Volatile Memory Express) i oferować niespotykane dotąd na rynku konsumenckim osiągi, a przy tym być w przystępnej cenie. Finalny produkt zaprezentowany na targach CES 2015 odbiega jednak od zapowiedzi...

Read more...

 

[research235]

Здравейте социален,

Кодът VHDL U са поискали е много лесно и аз съм сигурен кой programer VHDL едва ли ще вземе по всяко време да го код ..Но ако това е turtorial една моя съвет е моля да мине през някои страни VHDL ..Сигурен съм, че може да ф код urself в нито един момент,,,

Едно предложение аз мога да е. ..Първата и втората фигура в док U са предоставили са свързани помежду си ..U да пиша VHDL код за първата и използвате това като компонент декларация за структурно описание на второто ..

Suresh

 

[Soc]

research235 написа:

Здравейте социален,Кодът VHDL U са поискали е много лесно и аз съм сигурен кой programer VHDL едва ли ще вземе по всяко време да го код ..
Но ако това е turtorial една моя съвет е моля да мине през някои страни VHDL ..
Сигурен съм, че може да ф код urself в нито един момент,,,Едно предложение аз мога да е. ..
Първата и втората фигура в док U са предоставили са свързани помежду си ..
U да пиша VHDL код за първата и използвате това като компонент декларация за структурно описание на второто ..Suresh

 

[nand_gates]

Решение за 2,10 ...
Код:

IEEE библиотека;

употреба ieee.std_logic_1164.all;

ФА лице епорт (

А: в std_logic;

б: в std_logic;

CIN: в std_logic;

съд: Няма std_logic;

сума: Няма std_logic);края FA;

архитектура се държи от ЗГ е

започне - държат

сума <= A XOR б XOR CIN;

съд <= (а и б) или (б и КИН) или (а и КИН);

края поведение;

IEEE библиотека;

употреба ieee.std_logic_1164.all;

ieee.std_logic_unsigned.all употреба;

лице е serial_add16порт (

А: в std_logic;

Б: в std_logic;

rst_n: в std_logic;

CLK: в std_logic;

сума: Няма std_logic);края serial_add16;архитектура се държи на serial_add16 е

компонент ФА

порт (

А: в std_logic;

б: в std_logic;

CIN: в std_logic;

съд: Няма std_logic;

сума: Няма std_logic);

края компонент;

сигнал брояч: std_logic_vector (3 downto 0);

сигнал нула: std_logic;

Синди сигнал, Cin_reg: std_logic;

сигнал съд: std_logic;

започне - държат

нула <= (не брояч (3) или обратно на (2) или обратно на (1) или обратно на (0));

с нула изберете

Синди <= '0 ', когато '1',

Съд, когато другите;

регистри: процес (CLK, rst_n)

започне - процес регистри

ако rst_n = '0 'после - асинхронно нулиране (активно ниско)

брояч <= (другите => '0 ');

Cin_reg <= '0 ';

ELSIF clk'event и CLK = '1 ', после - Повишаване на часовник край

брояч <= брояч 1;

Cin_reg <= Синди;

крайна сметка, ако;

регистри края процес;fa0: ФА пристанище карта (

а => А,

B => B,

CIN => Cin_reg,

съд => съд,

Сумата => сума);

края поведение;

 

[nand_gates]

Решения за 2,14 A, B, C, D

Код:

IEEE библиотека;

употреба ieee.std_logic_1164.all;

ieee.std_logic_unsigned.all употреба;лице е counter_aпорт (

CLK: в std_logic;

rst_n: в std_logic;

Q: Няма std_logic);края counter_a;архитектура се държи на counter_a е

сигнал брой, count_nx: std_logic_vector (3 downto 0);

започне - държат

Q <= (не броя (3) или броя (2) или броя (1) или броя (0));

count_nx <= брой 1;

процес (CLK, rst_n)

започне - процес

ако rst_n = '0 'после - асинхронно нулиране (активно ниско)

брой <= (другите => '0 ');

ELSIF clk'event и CLK = '1 ', после - Повишаване на часовник край

брой <= count_nx;

крайна сметка, ако;

край процес;края поведение;IEEE библиотека;

употреба ieee.std_logic_1164.all;

ieee.std_logic_unsigned.all употреба;лице е counter_bпорт (

CLK: в std_logic;

rst_n: в std_logic;

Q: Няма std_logic);края counter_b;архитектура се държи на counter_b е

сигнал брой, count_nx: std_logic_vector (3 downto 0);

започне - държат

Q <= (не count_nx (3) или count_nx (2) или count_nx (1) или count_nx (0));

count_nx <= брой 1;

процес (CLK, rst_n)

започне - процес

ако rst_n = '0 'после - асинхронно нулиране (активно ниско)

брой <= (другите => '0 ');

ELSIF clk'event и CLK = '1 ', после - Повишаване на часовник край

брой <= count_nx;

крайна сметка, ако;

край процес;края поведение;IEEE библиотека;

употреба ieee.std_logic_1164.all;

ieee.std_logic_unsigned.all употреба;лице е counter_cпорт (

CLK: в std_logic;

rst_n: в std_logic;

Q: Няма std_logic);края counter_c;архитектура се държи на counter_c е

сигнал брой, count_nx: std_logic_vector (3 downto 0);

сигнал q_nx: std_logic;

започне - държат

q_nx <= (не броя (3) или броя (2) или броя (1) или броя (0));

count_nx <= брой 1;

процес (CLK, rst_n)

започне - процес

ако rst_n = '0 'после - асинхронно нулиране (активно ниско)

брой <= (другите => '0 ');

Q <= '0 ';

ELSIF clk'event и CLK = '1 ', после - Повишаване на часовник край

брой <= count_nx;

Q <= q_nx;

крайна сметка, ако;

край процес;края поведение;IEEE библиотека;

употреба ieee.std_logic_1164.all;

ieee.std_logic_unsigned.all употреба;лице е counter_dпорт (

CLK: в std_logic;

rst_n: в std_logic;

Q: Няма std_logic);края counter_d;архитектура се държи на counter_d е

сигнал брой, count_nx: std_logic_vector (3 downto 0);

сигнал q_nx: std_logic;

започне - държат

q_nx <= (не count_nx (3) или count_nx (2) или count_nx (1) или count_nx (0));

count_nx <= брой 1;

процес (CLK, rst_n)

започне - процес

ако rst_n = '0 'после - асинхронно нулиране (активно ниско)

брой <= (другите => '0 ');

Q <= '0 ';

ELSIF clk'event и CLK = '1 ', после - Повишаване на часовник край

брой <= count_nx;

Q <= q_nx;

крайна сметка, ако;

край процес;края поведение;