R
rahulzambre
Guest
Plz да ми даде VHDL код за ляво работник с променлива възможно най-скоро. , че е спешно
D
drwho78
Guest
Изходен код за барел скоростния лост: www.csee.umbc.edu / помощ / VHDL / проби / bshift.vhd
C
cube007
Guest
[Цитат = drwho78] Източник код за барел лост: www.csee.umbc.edu / Помощ / VHDL / проби / bshift.vhd [/ цитат] Здравейте drwho78, вие сте сигурни, че връзката е правилно ли е? За мен това не работи. Сега аз го имам: http://www.csee.umbc.edu/help/VHDL/samples/bshift.vhdl (последната "L" е липсвало) cube007
M
maksya
Guest
[Код] БИБЛИОТЕКА IEEE; IEEE.std_logic_1164.all; СУБЕКТ shift_reg е родово (number_of_bits: цяло число
; порт (нулиране: в std_logic; init_value: std_logic_vector (number_of_bits-1 downto 0); - извън този блок CLK : в std_logic; data_in: std_logic; data_out:, std_logic); КРАЯ shift_reg; архитектура се държат на shift_reg е да започне процес (CLK) рег. променлива: std_logic_vector (number_of_bits-1 downto 0), променлива и: цяло число; започне, ако нулиране = ' 1 "след това рег.: = init_value; elsif rising_edge (CLK) и след това за в number_of_bits-1 downto 1 контур рег. (и): = рег. (I-1); края контур; рег. (0): = data_in крайна сметка, ако; data_out
; порт (нулиране: в std_logic; init_value: std_logic_vector (number_of_bits-1 downto 0); - извън този блок CLK : в std_logic; data_in: std_logic; data_out:, std_logic); КРАЯ shift_reg; архитектура се държат на shift_reg е да започне процес (CLK) рег. променлива: std_logic_vector (number_of_bits-1 downto 0), променлива и: цяло число; започне, ако нулиране = ' 1 "след това рег.: = init_value; elsif rising_edge (CLK) и след това за в number_of_bits-1 downto 1 контур рег. (и): = рег. (I-1); края контур; рег. (0): = data_in крайна сметка, ако; data_out