VHDL въпрос

[cippalippa]

Привет,

Аз имам един въпрос за VHDL, имам следния процес:contarow сигнал, minline, maxline: цяло число от 0 до 289;
vwina сигнал, vwin, rdenable, rd_rst2: std_logic;

v_VINDOW: процес (contarow, minline, maxline, rdenable, rd_rst2)
започвам
ако ((rdenable и (не rd_rst2)) = '0 '), тогава
ако ((contarow <minline) или (contarow> maxline)) след това
vwin <= '1 '; друго vwin <= '0';
крайна сметка, ако;
ако ((contarow <minline 3) или (contarow> maxline-1)) след това
vwina <= '1 '; друго vwina <= '0';
крайна сметка, ако;
крайна сметка, ако;
край процес;

Бих искал да знам дали е възможно да пишат на вътрешния "ако" като Verilog:

...
vwin <= ((contarow <minline) | | (contarow> maxline));
...

така операция без "ако" оператор.
Благодарности

D

 

[vlsi_whiz]

Не можете да го напиша като в Verilog, но можете да използвате КОГА .. ИНАЧЕ отчети в VHDL да напиша, че тъй като не е пореден часовник процес.

 

[avimit]

Да, можете да напишете в Verilog стил, но тогава ще трябва да използва, променлива / сигнал, който е назначен като въведете "булев".
Кажете например

сигнал myboolean: Boolean;

myboolean <= (стойност1> value2)

можете да правите спечели израз в по-горе стил.
Надявам се помага,
KR,
Ави
http://www.vlsiip.com