VHDL Въпрос: случай изявления

[Smuggl0r]

Здравейте,
Чудя се нещо.Ако имам някои код като този:

процес (CLK)
започва

случай на сигнала е

когато SignalCase1 =>
Сигнал <= SignalCase2;

когато SignalCase2 =>
Сигнал <= SignalCase3;

когато SignalCase3 =>
NULL;

края случай;

края на процеса;

Сега това, което този код трябва да направите е, на всяка смяна на часовник (CLK), ако сигналът е равна на SignalCase1 тогава, Сигнал = SignalCase2 и същ за следващия отчет също.Сега, казват, че кода трябва да SignalCase1, и то след определен сигнал SignalCase2, ще мина направо на SignalCase2 изявление, като това условие е спазено?Или ще го края на изявление случай, и да чакаме до следващата промяна часовник?
Всяка помощ оценявам.
Благодаря.

Smuggl0r