Verilog-XL събират проблем

[kvsim]

Уважаеми всички:
Имам модул ABC в двете filea, fileb и filec, има ли някакъв метод за съставяне на модул ABC в fileb, различни от тези промени filea и filec.
Thx!

 

[aji_vlsi]

kvsim написа:

Уважаеми всички:

Имам модул ABC в двете filea, fileb и filec, има ли някакъв метод за съставяне на модул ABC в fileb, различни от тези промени filea и filec.

Thx!

 

[kvsim]

Е, това работи.
там е друг въпрос: Ако клетка А е йерархична Б клетки в библиотеката lib_a има В-клетъчен име в библиотеката lib_b твърде, как да направя клетка Б lib_b приоритет (Нека Verilog-XL компилатор използват клетки Б lib_b, не клетката Б в lib_a)

Благодаря & най-добри пожелания

 

[aji_vlsi]

kvsim написа:

Е, това работи.

там е друг въпрос: Ако клетка А е йерархична Б клетки в библиотеката lib_a има В-клетъчен име в библиотеката lib_b твърде, как да направя клетка Б lib_b приоритет (Нека Verilog-XL компилатор използват клетки Б lib_b, не клетката Б в lib_a)Благодаря & най-добри пожелания