Verilog-XL симулация грешка

[lahaha]

Когато се опитах да симулира Инвертор с Verilog-XL, имам и две грешки
(1)
Модул или примитивни (nmos3) не е определен "ihnl/cds0/netlist", 19: nmos3 MN0 (. Г (Out),. Ж (В),. S (cds_globals.gnd-));
(2)
е подобен на (1), но това е pmos3

Аз съм с gpdk за тази симулация.Дали това е създаването проблем?
Моля, помощ!

 

[yaxazaa]

Били ли сте включва примитивни файл?

 

[lahaha]

Как да го включа?
Моля, помощ!

 

[joe2moon]

Verilog-XL е порта (клетки) симулатор на ниво, а не за транзистор-симулация ниво.

Ако искате да се симулира Инвертор си в Spice, след което можете да
-1) Промяна nmos3 в "nmos", и pmos3 в "PMOs"
(nmos и PMOs Verilog е предварително определен модел.)

-2) Определете nmos3 и pmos3 моделиране, например: примитивен

примитивен your_mux (Y, A, B, S);
изход Y;
вход А, Б, S;
маса

/ / ABS: Да
/ /
1?0: 1;
0?0: 0;
?1 1: 1;
?0 1: 0;
0 0 X: 0;
1 1 х: 1;
endtable
endprimitive / / your_mux