Verilog RTL боравене прекъсне издокаран н interruprt ясно едновременно необходими?

[wls]

Здравейте. Пиша таймер брояч с APB интерфейс (роб). На всеки брой на преливане или на входния сигнал на запис, се генерира импулс тригер. За прекъсване позволи регистър, interrrupt регистрирате и ясни прекъсне регистрирате пребивават в роб APB страна? Ако ясен регистър, (1), прекъсването е ясен и ясно е автоматично ясно. Как мога да напиша Verilog RTL да се справят едновременно прекъсване на сигнала и ясен сигнал, ако и двете Началните същото време. Може ли някой да даде пример за RTL код на боравене ясно прекъсване и прекъсват едновременно. Дълго време, аз не пиша Verilog, най-забравих. Оценявам помощта ..... Пожелания.

 

[ravurig]

В RTL, анкета за Прекъсване статус. Ако се зададе ясна прекъсне. Ако използвате "ръка" лесно testbench, променяте C-код, за да добавите ISR рутинни.

 

[wls]

Здравейте. Пиша Verilog testbench да го тествате? Да, ние трябва да се обмисли прекъсване на предишната и следващата прекъсне? Да кажем ясно и INT спусъка да се случи едновременно. , Ясно трябва да изчисти предишната прекъсват и същото време Int спусъка, определени от настоящия прекъсне? Да U имат проба Verilog код? Прикрепен PDF на INT N ясни възможности логика. INT спъвам се, когато Int е открита, така че възможностите е, че се определя от предишните Int. По този начин ясно трябва cear предишния и INT издокаран може да се настрои от нови Int. След като е ясно, ясно INT издокаран, той автоматично ще ясно. Надежда да дадете пример? THX.