Verilog на VHDL превод 1

[brunokasimin]

Привет,

тук е моята малка Verilog код:

sel_ram <= ОП и (wb_i_adr [31:30] == 2'b11);
sel_rom <= ОП и (wb_i_adr [31:30] == 2'b00);
sel_io <= ОП и (wb_i_adr [31:30] == 2'b01);

и аз преведени на VHDL:

ако wb_i_adr (31 downto 0) = "11", тогава
sel_ram <= ОП и "11";
ако wb_i_adr (31 downto 0) = "00", тогава
sel_rom <= ОП и "00";
ако wb_i_adr (31 downto 0) = "01", тогава
sel_io <= ОП и "01";

Има ли някаква грешка в превода?Коментарите са наистина оценявам
THX в напреднала

Bruno

 

[pavan.ps]

Здравей ..Минете през тази част от код VHDL.

IF (wb_i_adr [31 downto 30] = "11"), тогава
sel_ram <= Op;
ELSIF (wb_i_adr [31 downto 30] = "00"), тогава
sel_rom <= Op;
ELSIF (wb_i_adr [31 downto 30] = "01"), тогава
sel_io <= Op;
крайна сметка, ако;