Verilog динамичен инстанцииране??

[sivasankar]

Здравейте, Дали всеки орган знае Как да се репликира инстанцииране модул за множество време динамично в Verilog? Например "ifdef PHY_MEM_4" определят MEM 4 elsif PHY_MEM_5 "определят MEM 5" изпитва RAM U_RAM (cs_n, cas_n ras_n, .....); Искам RAM този случай да бъде повторен няколко пъти, в зависимост от compilier dirictives "определят MEM 4 или 5 или 6 ... отговор ми sivasankar

 

[EEHardware]

Аз искам да знам за това, също. може ли някой знае, моля отговорете и часа ми!

 

[zhangyong]

Съжаляваме, мисля, че има не simle / начин на пряк път

 

[silver_kiss]

има не напряко ф hve да го напиша, но вътрешните сигнали ф hve избор за използване или не

 

[radix]

Добър случай да преминете към VHDL и употреба изявление генерират. Шегувам се, така че не пламъците или започването на религиозна война между VHDL и Verilog, нали? Мисля, че това, което много хора се управлява предварително процесор, като Perl скрипт, на техния код Verilog, за да се справят с неща като това. Използват главно VHDL, но съм работил в магазин на Verilog няколко години назад, когато едно от момчетата името му оригиналните изходни файлове *. vpre. Тогава той ще се изпълни предварителното му процесора върху тях и да ги конвертирате в *. стандарт V файлове. В допълнение към възпроизвеждането на instantiations той също ще се направят някои елементарен тип / пристанище проверка ширина. Корен