Verilog Държавна задача - еквивалентен логиката в Verilog

[vlsi_freak]

Здравейте всички, В VHDL, ние може да напише един и същи набор от логика за множество държави, както е показано по-долу, когато STATE_A | STATE_B => - - - - - - - - - Как пишем еквивалентен логиката в Verilog. Моля да ми помогне. пожелания, изрод

 

[teja321]

STATE_A, STATE_B:

 

[sudhirkv]

можете да използвате винаги @ (STATEA или STATEB)

 

[Syswip]

Здравей vlsi_freak, Verilog за ФЩМ трябва да използва случая () ... endcase и трябва да се прехвърли на следващото си състояние вътре случай блок. Ако ли обяснили какво искате да ви ще получите по-добра помощ. С най-добри пожелания,