unsynthesizable VHDL

[CMOS]

Здравейте, Аз съм начинаещ в VHDL, може някой да ми обясни какво означава "unsynthesizable VHDL код" означава това?

 

[au_sun]

unsynthesizable VHDL означава, VHDL код, който съдържа конструкции, отчети
, които не могат да бъдат синтезирани или statments, че няма еквивалент за хардуера
в синтеза TOOL,

U може да се отнася за различни книги VHDL, синтез инструмент НАРЪЧНИК за препращане

 

[JetSet]

Unsynthesizeable VHDL код се използва само за симулация, този код не може да се синтезира.
Ако имате проект за синтез е различен.

 

[CMOS]

Трябва ли да учат всичко за VHDL, или трябва да учат само на части, които могат да бъдат синтезирани?

 

[SP]

CMOS маце написа:

Трябва ли да учат всичко за VHDL, или трябва да учат само на части, които могат да бъдат синтезирани?

 

[JetSet]

Ами има няколко книги, които правят разлика между VHDL за синтез и VHDL за симулация (unsynthesizable).

 

[jnanabindu]

ви се налага някои знания на unsynthesizable кодове за целите на проверката ...VHDL всяка книга, както е такъв doesn't отделянето на synthesizable код и да се концентрират върху тях ..трябва да имат познания и на двете.

 

[amraldo]

U може да се отнася за синтез VHDL грунд от bahsakr (не съм сигурен за изписването името на автора), като добър настойнически или HDL синтез ръководство в помощ на Леонардо спектри.
В synthesiable VHDL се използва за описание на реалните верига.
В unsynthesiable VHDL се използва само за testbenches въпреки че могат да бъдат написани на synthesiable VHDL конструкции.
PS: Има IEEE puplication илюстриращи synthesiable конструкции.

 

[Big Boy]

Има грешка, че много хора правят, когато започва да се програма за FPGA, особено ако тези хора предварително програмирани структуриран като език "С".

Трябва да се мисли, през проектирането, че сте изпълнение хардуерни функции, а не пореден програма.Трябва да имате предвид, че всичко, което се случи в паралел.Например, не можете да синтезират за линия.А за верига е пореден нещо.Това е добре за имитиране (testbenching) само.Така че, да проектират нещо, което работи като за цикъл, което трябва да синтезират брояч, и извършват различни неща, в зависимост от изхода.Броячът се превърне в един субект, както и действията (логика блокове) в зависимост от контра продукция е друго лице.

Може ли да публикувате пример за това какво не е synthesizable?

 

[wolfheart_2001]

U трябва да направи код synthesizable и simulatable.

да се осигури тази избегне функции и процедури, е възможно, използвайте std_logic тип толкова дълго, колкото му е възможно, използвайте сигнали вместо променливи, тъй като може да ф.

например въвеждане на типа U (неинициализирана) или Z (висок импеданс) или X (неизвестно) е невъзможно в никакви реални верига, така този кодекс не е synthesizable (суровини са или логика 1 или 0)

жаргон това, което се случи в реално ще бъде unsynthesizable.

 

[manaman]

Ако не съм се ограничи до използване на synthesisale подмножество на VHDL кода стане без sysnthesisable, на модели на поведение, също са в необходимостта от simuation, архитектура цел

 

[dBUGGER]

Здравей ..
unsynthesizable означава нещо, което не може да се реализира с порти.Тук поведението на кода може да бъде вярна, но не може да ф може да реализира един хардуер, който може да изпълнява същата функционалност.
Изп.declairing един clock'event в друг Clk'event е unsynthesizable.Само за това, че ф не може да открие и двете тези краища в същото време един след друг.За написването на кода synthesizable VHDL U трябва да мисли на първо място, че каквото и Ур писмена форма може да бъде наистина б направено в хардуера.Мисли първо място, че ф могат да се реализират на хардуера 4, че след това само Ур инструмент синтез ще бъде в състояние да направи.
Другото е практика и exoerience.Както U направи повече по-н програмиране и синтезиране на Ур дизайн, U ще се намира много изгражда, че R simulatable но не synthesizable.Така че опитайте да учат и да по-н повече програми.Той Thas.

Проверете това прикачения файл.Този файл е наистина добър .....
Съжалявам, но трябва вход, за да видите този прикачен файл

 

[Guest]

Здрасти,

Synthesizable VHDL код използва само подмножество на езика VHDL.

Можете да използвате VHDL за логика synthesys на високо равнище и функционално описание за симулация (тест поколение вектор и проверка).

За да се произвеждат synthesizable VHDL код трябва да използвате само syntesizable инструкции VHDL.