L
LF_LF
Guest
Здравейте на всички.
За моя проект, трябва да се създаде SPI за взаимодействие между DE2 съвет и ADC (ADS7861).Аз създадох една, но аз мисля IY няма да работи поради заета линия и ми подход.
Подходът ми е, че използването на подход оценка където цикъл часовник използва за изчисляване на процеса на преобразуване на данни, когато го завършим и данните пристигнат.Например, според лист на ADS7861 ADC, сериен данни А ще бъде на разположение след 2 часа цикли на преобразуване начало.Тогава, след 12 бита на валидни данни, е 2 бита знаме, което е 00 да се посочи края на цикъла на преобразуване 1.Ето защо, аз използвам това за изчисляване и дизайн ми VHDL код.
Е, още една причина за мен, които не използват зает сигнал е така, защото аз наистина няма представа как да го използва, тъй като ще се задейства само с ниското 3 бита преди края на цикъла на преобразуване 1 тогава валидни данни е 12 бита да бъдат прехвърлени на DE2 ми съвет .Това означава, че трябва 12 часа цикъл за DE2 съвет да го получи, нали?Разбира се, това 12 часа цикли трябва да приеме 12 бита данни се използва брояч, но нямам идея какво друго подход да използват за получаване на тези 12 бита данни, ако не се е възползвал в противоречие с линия за получаване.
Сега, след проверка с хардуер, аз арго получи поредния изходни данни от ADC.Може би поради тази изчислителен метод, аз бях, че липсва точността на часовник цикъл.
Може ли някой да ме уведомите за начините за получаване на данни чрез сигнал заето от ADC?Серийният данни важат само до 1ns след покачване края на следващата часовник.Това означава само е максимум 3 часа цикъла 1ns или още по-малко да приложи всички 12 бита валидни данни от ADC.
Моля някой моля дайте ми ръка.Дължимите данни за това е края на тази седмица.
Благодаря ви в напреднал стадий.
За моя проект, трябва да се създаде SPI за взаимодействие между DE2 съвет и ADC (ADS7861).Аз създадох една, но аз мисля IY няма да работи поради заета линия и ми подход.
Подходът ми е, че използването на подход оценка където цикъл часовник използва за изчисляване на процеса на преобразуване на данни, когато го завършим и данните пристигнат.Например, според лист на ADS7861 ADC, сериен данни А ще бъде на разположение след 2 часа цикли на преобразуване начало.Тогава, след 12 бита на валидни данни, е 2 бита знаме, което е 00 да се посочи края на цикъла на преобразуване 1.Ето защо, аз използвам това за изчисляване и дизайн ми VHDL код.
Е, още една причина за мен, които не използват зает сигнал е така, защото аз наистина няма представа как да го използва, тъй като ще се задейства само с ниското 3 бита преди края на цикъла на преобразуване 1 тогава валидни данни е 12 бита да бъдат прехвърлени на DE2 ми съвет .Това означава, че трябва 12 часа цикъл за DE2 съвет да го получи, нали?Разбира се, това 12 часа цикли трябва да приеме 12 бита данни се използва брояч, но нямам идея какво друго подход да използват за получаване на тези 12 бита данни, ако не се е възползвал в противоречие с линия за получаване.
Сега, след проверка с хардуер, аз арго получи поредния изходни данни от ADC.Може би поради тази изчислителен метод, аз бях, че липсва точността на часовник цикъл.
Може ли някой да ме уведомите за начините за получаване на данни чрез сигнал заето от ADC?Серийният данни важат само до 1ns след покачване края на следващата часовник.Това означава само е максимум 3 часа цикъла 1ns или още по-малко да приложи всички 12 бита валидни данни от ADC.
Моля някой моля дайте ми ръка.Дължимите данни за това е края на тази седмица.
Благодаря ви в напреднал стадий.