testbench за Verilog netlist

[siva_7517]

Здравейте всички,

Мога ли да използвам същия testbench за функционална симулация в nclaunch и проверка на времето в симулация порта ниво (което вече е оптимизиран с технология библиотека)
От това, което съм забелязал на модел за Verilog netlist е различно сравнение с първоначалното кодиране Verilog (преди Optimized), защото там е стандартна клетки, включени в името на кодиране.Така че аз трябва да определят стандарта име клетка в testbench за симулация порта ниво?

Сива

 

[tarkyss]

Можете да включите вашия Verilog модела, предоставен от доставчика на библиотеката във вас testbench,

 

[siva_7517]

Здрасти,

Мога ли да знам на команда за включване на Verilog модел в testbench?

Siva

 

[xuanzhu]

ако си testbench не включва йерархия пътя и вътрешен сигнал, можете да го използвате директно във вашата врата LVL симулация.в порта симулация, трябва да включите вашата врата библиотека във вашата врата netlist

 

[siva_7517]

Здрасти,

Дали включва команда за включване на библиотеката порта до порта netlist:

"включват tools/......./silterra18.v

 

[tarkyss]

да

 

[Nandy]

Можете да използвате опцията да съставят досие включва библиотека.
Така например, в V-tools/......./silterra18.v VCS или Verilog-XL.

Nandy
www.nandigits.com
Netlist Debug / ЕКО в режим GUI.