Synopsys DC библиотека Въпрос

[sampham04]

Здравейте, В Synopsys DC Опитах анализ и изработването на два файла съм като този: анализира е Verilog lib/GSCLib_3.0.v анализира е Verilog src-Trojan-free/uart_scan.v разработва UART, но не получавам следните предупреждения: Информация: Изграждане на дизайна "udp_mux2". (HDL-193) Внимание: не може да се намери "udp_mux2 дизайна в" ТРУД "на библиотеката. (LBR-1) Информация на: Изграждане на дизайна "udp_dff". (HDL-193) Внимание: не мога да намеря "udp_dff," дизайн "РАБОТА" на библиотеката. (LBR-1) Внимание: Дизайн "UART" има нерешени препратки '3 '. За по-подробна информация, използвайте командата "връзка". (UID-341) Знам, че udp_mux2 и udp_dff са примитиви в lib/GSCLib_3.0.v така че аз не разбирам защо те не могат да бъдат намерени. Трябва ли да бъде анализиране на файла по-различно? Или това е предупреждение, че мога просто да игнорират? Благодаря!

 

[kornukhin]

Библиотека примитиви (И, ИЛИ, НЕ, DFF ...) трябва да бъде в Liberty (неограничено) формат. Мисля, че трябва: - набор GSCLib_3.0.lib като link_library - не анализира GSCLib_3.0.v

 

[sampham04]

Причината, поради която трябва да анализира GSCLib_3.0.v файла, защото uart_scan.v файла, че съм се синтезира в Cadence. Всички библиотека примитиви, които са в GSCLib_3.0.v файла Cadence използва. Използвайки този файл нормалната (и, или не, dff ...) примитиви, които се използват във файла uart_scan.v могат да бъдат намерени с изключение на UDP, които споменах по-рано.

 

[kornukhin]

RTL Compiler (Cadence) също се нуждае. ИЪ файл, за да синтезира.

 

[sampham04]

Точно така, мисля, че който синтезира веригата в Cadence използва. ИЪ файл, но аз съм сега се опитват да използват този Cadence синтезиран код с инструменти Synopsys имам, защото не съм запознати с Cadence. Лицето, при условие, че библиотеката в Verilog код, така че определенията на модули, които Cadence използва са на разположение. Аз съм просто проблеми, дефинирани от потребителя примитиви в библиотеката, която Design Compiler търси. Има дефиниции на модули, които определят всички Построена и ORS, които се използват, и от анализа на файла lib/GSCLib_3.0.v тези определения могат да бъдат използвани във файла uart_scan.v в Design Compiler. По някаква причина, за разлика от модулите в GSCLib_3.0.v, потребителят определени примитиви не се добавя като дизайн в библиотеката, така че те могат да бъдат намерени по време на изработването на uart_scan.v.

 

[kornukhin]

Разбирам вашия проблем, но DC нужда от времето и функционална информация от. ИЪ. Дори ако по някакъв начин да намерите udp_mux2/udp_dff Verilog изходния код, не може да синтезира на вашия модул или да направи анализ на времето или анализ захранване с DC. Verilog файлове не се съдържа цялата необходима информация. Опитайте се да намерите GSCLib.lib вътре Cadence инсталирате директория.

 

[wsong0210]

Уверете се, че Вашето търсене пътеки имат * * означава всички дизайн библиотеки, които са анализирали.

 

[sampham04]

Така че, ако аз намирам, че ИЪ файла с време и информация, анализ на власт, тогава аз просто включват в библиотеката и тя ще работи? Бихте ли просто да го анализират, за да го включи в библиотеката или да трябва да използвате друга команда? Имам. SDF файл, който има информация за времето, но мисля, че link_library ще отнеме само. Db файлове.

 

[kornukhin]

За да създадете файл db имате нужда от: 1. Отворете DC 2. read_lib gsclib.lib 3. write_lib gsclib-о gsclib.db За да го използвате, target_library gsclib.db комплект link_library {* gsclib.db}