synopsys паралелни случай

G

Guest

Guest
когато пускате sythesis за RTLs с проектиране Компилатор за случая изявление, ако искаме той да тече parallelly, е правилно, ако се правят както по-долу:

случай (Y) / * synopsys parallel_case * /

или ако трябва да бъде

случай (Y) / * synopsys_parallel_case * /

 
тъй като използвате директиви мисля май тичам по този начин!

 
sxqzj написа:

тъй като използвате директиви мисля май тичам по този начин!
 
правилна употреба е ....
/ / Synopsys parallel_case
Последно редактирано от eda_wiz от 28 март 2006 16:44; редактирано 1 път общо

 
Първият е прав!
Вторият ще се интерпретира като коментар

 
Здрасти,
Според втората версия RMM и някои хартия от гуша, DONT full_parallel употреба, той може да предизвика симулация разликата между преди и след синтез.

 
Изглежда само / / synopsys хххх директива формат.
Аз не съм виждал всякакви / * * synopsys XXX / директива.
В спретвам papaer:
"full_case parallel_case", злото Близнаци на Verilog Синтез, авторът предполага, че тя е по-добре да кодекс пълен и паралелни случай на информацията от нея е да се използват директиви, за да бедни кодиране практики.И съм съгласен с него.

 
Намерих някои странен проблем,

например, в рамките на RTL дизайн, има много случаи на информацията, която съм си "/ / synopsys parallel_case" Директива за всички от тях.

Но по време на синтеза, някои предупреждения излезе която показа, че някои случай твърдения (не всички от тях), не са успоредни случай.Като резултат, времето на синтеза става много лошо.

Опитах се да се отстранят тези директивата от делото твърдения с предупреждение, както и предупрежденията изчезват, когато се синтезират повторно на RTL и времевите ограничения могат да бъдат изпълнени.

Може ли някой го обясня?

 
zzczx написа:

Изглежда само / / synopsys хххх директива формат.

Аз не съм виждал всякакви / * * synopsys XXX / директива.

В спретвам papaer:

"full_case parallel_case", злото Близнаци на Verilog Синтез, авторът предполага, че тя е по-добре да кодекс пълен и паралелни случай на информацията от нея е да се използват директиви, за да бедни кодиране практики.
И съм съгласен с него.
 
те написа:Здравей zzczx,

да кажеш директивата "/ * synopsys хххх * /" и "/ / synopsys XXX" ще се произвеждат различни резултат?
 
те написа:

Намерих някои странен проблем,например, в рамките на RTL дизайн, има много случаи на информацията, която съм си "/ / synopsys parallel_case" Директива за всички от тях.Но по време на синтеза, някои предупреждения излезе която показа, че някои случай твърдения (не всички от тях), не са успоредни случай.
Като резултат, времето на синтеза става много лошо.Опитах се да се отстранят тези директивата от делото твърдения с предупреждение, както и предупрежденията изчезват, когато се синтезират повторно на RTL и времевите ограничения могат да бъдат изпълнени.Може ли някой го обясня?
 
те написа:Между другото, чух някой каза, че новата версия на DC ще лекува всички случаи информацията като паралелно случай дори не съществува успоредно случая Директива използва, е вярно?

Като се опитам с някои лесни примери, няма разлика между синтеза резултат от една паралелна случая с директивата и един без.
 
zzczx написа:те написа:Между другото, чух някой каза, че новата версия на DC ще лекува всички случаи информацията като паралелно случай дори не съществува успоредно случая Директива използва, е вярно?

Като се опитам с някои лесни примери, няма разлика между синтеза резултат от една паралелна случая с директивата и един без.
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top