Script за създаване на Verilog топ ниво модул

[beowulf]

Здравейте всички, Това може да бъде най-comon проблем / задача за ASIC инженери. Имам нужда от скрипт, който ще генерира топ ниво за модул модули Verilog 'N' ('N' файлове), да кажа, че Av & BV Сценарият трябва да генерира ABTop.v такива, че модул ABTop (CLK:; вход CLK вход (и т.н. и т.н.):: изход (и т.н. и т.н.): A_i (CLK (CLK)::; Б B_i (CLK (CLK)::; endmodule Това може да е Perl, TCL, скрипт ... Всеки указатели ще бъде полезно Благодаря, B

 

[shiv_emf]

Мисля, U shud прочетете файла дизайн, така че U получите име модул .. shud да се използва това име за инстанцииране!! Perl е лесен за модел съвпадение. прочети всички входове в изходи от дизайна файл, ню да създавам ТОП файла модул ..

 

[beowulf]

Логиката не е проблем, аз просто исках да знам, ако някой е направил това вече (е често срещан проблем), така че колелото не е необходимо да се преоткрива. между другото, читателите на този пост може да погледнете в един инструмент, наречен Topweaver (само Google topweaver), която е GUI базирани на топ ниво модул създател. Доста добре, но скрипт, базиран инструмент ще бъде по-хубав. Имаше един сайт, наречен tclforeda.com, които се предполага, че има такива инструменти, но на сайта doesn't съществуват повече ... Благодаря, Б

 

[aji_vlsi]

[Цитат = Беулф] Имаше един сайт, наречен tclforeda.com, които се предполага, че има такива инструменти, но на сайта doesn't съществуват повече ... Благодаря, B [/ цитат] Опитайте www.tclforeda.org Emacs с AUTOINST Също така може да направи това, което търсите. Ajeetha, CVC www.noveldv.com