RTL СИМ карта с SDF срещу симулация Circuit ниво подправка

[aramis]

Здравейте, Може ли някой да ми каже каква е разликата между двата вида симулация? знам, след като синтез и оформлението на мнение, мога да се времето доклад и обратно анотация файл SDF, и Netlist порта ниво. Трябва да използвам SDF файл, за да симулира ModelSim / Nc-SIM RTL ниво? мога да получа по-точно времето, за да се провери работата ми RTL функция или не. или, че трябва да използвате gatelevel Netlist да simuate HSIM / Nanosim с testbech? Каква е разликата? или пък са връзка с аналогов Desgin?? Аз съм много объркан. моля да ми помогне. благодарение Арамис

 

[niko_zhang]

Мисля, че импровизирам, от което имате нужда, е diferent за два начина.

 

[moorhuhn]

Малко объркващо въпроси. RTL - Регистрация Transfer ниво - Терминът се използва обикновенно за HDL код преди синтеза, следователно твърде рано за backannotation Ако приемем, че портата ниво + SDF след синтез, имате нужда от характеризира времето библиотека за вашите стандартни клетки, използвани за синтез. typicaly Synopsys Lib или ритъм. TLF или Алф. Точността зависи от библиотеката, абсорбатор и как SDF се изчислява. За симулацията на транзистор ниво просто се нуждаете от подходящи модели транзистори и Netlist транзистор ниво в подправка формат. Симулация на ниво транзистор трябва да бъде по-точна от портата ниво с precharacterized Libs, но отнема повече време или намаляване на точността на компютър да имат по-бърз и да се намали и точност. Аз бих препоръчал да използвате симулация ниво на порта за tbench проверка и ниво транзистор за някои специални случаи, когато искате да видите точно какво се случва. Ако имате намерение да използвате HSIM, имате две възможности. Или ще симулира извлича Netlist с parasitics или да използвате T-Netlist и dspf. Във всеки случай и двамата са доста време и отнема памет ...

 

[aramis]

[Цитат = Moorhuhn] малко объркващи въпроси. RTL - Регистрация Transfer ниво - Терминът се използва обикновенно за HDL код преди синтеза, следователно твърде рано за backannotation Ако приемем, че портата ниво + SDF след синтез, имате нужда от характеризира времето библиотека за вашите стандартни клетки, използвани за синтез. typicaly Synopsys Lib или ритъм. TLF или Алф. Точността зависи от библиотеката, абсорбатор и как SDF се изчислява. За симулацията на транзистор ниво просто се нуждаете от подходящи модели транзистори и Netlist транзистор ниво в подправка формат. [/ Цитат] Така че, искаш да кажеш, че аз трябва да се синтезирана ниво порта с оформление времето SDF да се направи симулация, че ще бъде достатъчно, за обичайния случай, нали? Не е необходимо да се направи всяка transister симулация ниво, нали? благодарение Арамис

 

[moorhuhn]

Ако го направите само дигитален дизайн с вече доказан библиотека, не е нужно да T симулация ниво. Ако го направите смесени, висока скорост, пълен обичай или не доказани клетки Lib или Йо, трябва да използвате T симулация на ниво като допълнение. Personaly, Аз правя винаги T-високо ниво, но никога не вместо на логиката симулация с мнение за оформление на parasitics. Намигване: