ROM интерфейс в Verilog

[siva_7517]

Здрасти,

Аз съм с ROM за моя проект.Е, аз ще доведе до това, като използвате един ром от генератор на занаятчията.По-долу е пример за един ром кодиране:модул ROM (CLK, адр, данни);
вход CLK;
вход [1:0] аййг;
продукция [1:0] данни;
Винаги @ (posedge CLK)
случай (аййг)
2'b00: данните <= 2'b01;
2'b01: данните <= 2'b10;
2'b10: данните <= 2'b11;
2'b11: данните <= 2'b00;
endcase
endmodule

по-горе е пример за данните, които бих искал да се съхранява в ROM.
Да кажем, аз съм това някои отглеждане в моя дизайн:

Присвояване на = B * C

Ако имам нужда от стойността Б от аййг 2'b00 от ROM, как мога да направя кода в Verilog да се обаждате на стойност от ROM?
Надявам се някой може да ми помогне по този въпрос.

Сива

 

[skyscar]

Аз не знам дали аз напълно разбирам за какво говори, просто се опитват да се отговори:
Ако искате да се реализира функцията
(1) даде на ROM модул на адрес 2'b00;
(2) на данните от адреса 2'b00 ще бъде availble в следващия цикъл на производство ROM's.
(3) умножаване на данни от C, тогава ти се A.

Що се отнася до код:

модул началото (......)

ROM inst_ROM (. CLK (CLK),. Аййг (аййг),. Данни ());
А = данни * C;
endmodule
и 2'b00 се дава на адр пристанище на ROM в testbench.

 

[siva_7517]

Как мога да направя поколение адрес ROM, защото аз не искате да използвате testbench.

 

[sakthi_tallika]

Аз не съм сигурен дали разбрах въпроса си правилно.
Това е мое мнение.
Ако не искате да се използва за генериране на туберкулоза адрес ROM, можем да използваме 2bit щанд в началото модул.За всеки часовник (или въз основа на вашия контрол) на гишето ще се увеличава с 1.Така, че вие ще получите след следващите.
00
01
10
11
пристанище в противоречие с тази карта си ROM адрес.
Моля да ме уведомите, ако ми understading за Ур въпрос не е наред.
С уважение,
Sakthi.