V
voho
Guest
Здравейте всички конфигурационни е процес на зареждане дизайн битстрийм в FPGA конфигурацията вътрешна памет. Readback е процеса на четене, че данните. Ако някой може да ми помогне, ако винаги прави това: компонент CAPTURE_VIRTEX се използва в FPGA дизайна на контрол, когато логически състояния на всички регистри, са заловени в конфигурация памет. Щифт CLK може да бъде drivenby всеки източник на часовник, който да синхронизирате Capture да променя логиката на регистрите. Благодаря на отношение