Re: [HELP ME] [VHDL кодекс] Clk плаващи проблем

[CyberBoy]

Здравейте момчета, може някой да ми помогне???
Аз искам да се съберат тази модулна проект, с synplify имам направи синтез на този кодекс, но връщането ми предупреждение ...Часовник на проекта, както и не се използват ...: - / Затова съм свързан всички необходими (clk и стартиране)

Код:Библиотеката IEEE;

използване IEEE.STD_LOGIC_1164.ALL;

използване IEEE.STD_LOGIC_ARITH.ALL;

използване IEEE.STD_LOGIC_UNSIGNED.ALL;- библиотеката на работа;

- използване work.all;- Uncomment следните редове за използване на декларациите, които са

- Предвидени instantiating Xilinx примитивни компоненти.

- библиотеката UNISIM;

- използване UNISIM.VComponents.all;образувание top_cpu1 е

Port (clk: в std_logic;

на проекта: в std_logic;

reg_a_out: изложени std_logic_vector (4 downto 0);

reg_b_out: изложени std_logic_vector (4 downto 0);

reg_c_out: изложени std_logic_vector (7 downto 0));

края top_cpu1;архитектурата на поведенчески top_cpu1 екомпонент ram256x8 е

Generic (битове: Цяло: = 8;

думи: Цяло: = 256);

Port (clk: в std_logic;

ram_mar: в std_logic_vector (7 downto 0);

ram_in: в std_logic_vector (7 downto 0);

ram_out: изложени std_logic_vector (7 downto 0);

ram_we: в std_logic);края компонент;компонент pc_reg е

Port (clk: в std_logic;

pc_rst: в std_logic;

pc_inc: в std_logic;

pc_out: изложени std_logic_vector (7 downto 0));

края компонент;компонент ir_reg е

Port (clk: в std_logic;

ir_in: в std_logic_vector (7 downto 0);

ir_out: изложени std_logic_vector (7 downto 0);

ir_we: в std_logic;

ir_rst: в std_logic;

i_out: изложени std_logic_vector (3 downto 0));

края компонент;компонент controlUnit е

- Port (u_inc: в std_logic;

- U_rst: в std_logic;

- Clk: в std_logic

- Pc_inc: изложени std_logic;

- Ir_we: изложени std_logic;

- A_we: изложени std_logic;

- B_we: изложени std_logic;

- C_we: изложени std_logic;

- Ar_we: изложени std_logic;

- AddressB: изложени std_logic;

- DataB0: изложени std_logic;

- DataB1: изложени std_logic);

Port (clk: в std_logic;

u_inc: в std_logic;

- U_rst: в std_logic;

istr_reg: в std_logic_vector (3 downto 0);

output_rom: изложени std_logic_vector (10 downto 0));

края компонент;компонент c_reg е

Port (c_in: в std_logic_vector (4 downto 0);

c_out: изложени std_logic_vector (7 downto 0);

clk: в std_logic;

c_we: в std_logic);

края компонент;компонент data_bus е

Port (SEL: в std_logic_vector (1 downto 0);

c_in: в std_logic_vector (7 downto 0);

mbr_in: в std_logic_vector (7 downto 0);

ir_out: изложени std_logic_vector (7 downto 0);

a_out: изложени std_logic_vector (7 downto 0);

b_out: изложени std_logic_vector (7 downto 0);

mbr_out: изложени std_logic_vector (7 downto 0));

края компонент;компонент address_bus е

Port (SEL: в std_logic;

pc_in: в std_logic_vector (7 downto 0);

ir_in: в std_logic_vector (7 downto 0);

Март: изложени std_logic_vector (7 downto 0));

края компонент;компонент b_reg е

Port (b_in: в std_logic_vector (7 downto 0);

b_out: изложени std_logic_vector (4 downto 0);

clk: в std_logic;

b_we: в std_logic);

края компонент;

компонент е Alu

Port (a_input: в std_logic_vector (4 downto 0);

b_input: в std_logic_vector (4 downto 0);

c_output: изложени std_logic_vector (4 downto 0));

края компонент;компонент a_reg е

Port (a_in: в std_logic_vector (7 downto 0);

a_out: изложени std_logic_vector (4 downto 0);

clk: в std_logic;

a_we: в std_logic);

края компонент;сигнал clk1, NET1, NET2, NET3, NET4, NET5, NET6, NET7, NET8, NET9, NET10, NET11, NET12: std_logic;

сигнал BUS8_1, BUS8_2, BUS8_3, BUS8_4, BUS8_5, BUS8_6, BUS8_11, BUS8_12, BUS8_13: std_logic_vector (7 downto 0);

сигнал BUS5_4, BUS5_5, BUS5_6: std_logic_vector (4 downto 0);

сигнал BUS4: std_logic_vector (3 downto 0);

сигнал BUS2_1: std_logic_vector (1 downto 0);
започвамclk1 <= clk и започнете;

BUS2_1 <= NET10 & NET11;

NET12 <='1 ';U1: pc_reg PORT карта (clk => clk1, pc_rst => NET1, pc_inc => NET3, pc_out => BUS8_1);

U2: ir_reg PORT карта (clk => clk1, ir_in => BUS8_4, ir_out => BUS8_2, ir_we => NET4, ir_rst => NET2, i_out => BUS4);

U3: controlUnit PORT карта (clk => clk1, u_inc => NET12, istr_reg => BUS4, output_rom (10) => NET1, output_rom (9) => NET2, output_rom (8) => NET3, output_rom (7) = > NET4, output_rom (6) => NET5, output_rom (5) => NET6, output_rom (4) => NET7, output_rom (3) => NET8, output_rom (2) => NET9, output_rom (1) => NET10 , output_rom (0) => NET11);

U4: Alu PORT карта (a_input => BUS5_4, b_input => BUS5_5, c_output => BUS5_6);

U7: a_reg PORT карта (a_in => BUS8_12, a_out => BUS5_4, clk => clk1, a_we => NET5);

U6: b_reg PORT карта (b_in => BUS8_13, b_out => BUS5_5, clk => clk1, b_we => NET6);

U5: c_reg PORT карта (c_in => BUS5_6, c_out => BUS8_11, clk => clk1, c_we => NET7);

U8: ram256x8 PORT карта (clk => clk1, ram_mar => BUS8_3, ram_in => BUS8_5, ram_out => BUS8_6, ram_we => NET8);

U9: address_bus PORT карта (SEL => NET9, pc_in => BUS8_1, ir_in => BUS8_2 Март => BUS8_3);

U10: data_bus PORT карта (SEL => BUS2_1, c_in => BUS8_11, mbr_in => BUS8_6, ir_out => BUS8_4, a_out => BUS8_12, b_out => BUS8_13, mbr_out => BUS8_5);
края поведенчески;

 

[Guest]

образувание top_cpu1 е
Port (clk: в std_logic;
на проекта: в std_logic;
reg_a_out: изложени std_logic_vector (4 downto 0);
reg_b_out: изложени std_logic_vector (4 downto 0);
reg_c_out: изложени std_logic_vector (7 downto 0));
края top_cpu1;Сигурен ли си, че на syntex като напишете
Аз
съм обучение VHDL-AMS
ние да напишете
"Краен субект --------"

 

[CyberBoy]

не ..Това не е проблем ..Имам я промените ..но аз имам един и същ проблем ...

 

[Guest]

CyberBoy написа:

В VHDL проект с топ почувствате, мога да имам само input_top без изход???БлагодарностиМисля, че това е мой проблем ...

 

[CyberBoy]

Имаш resoned ... проблемът е в липсващите изход ...Знаете ли, ако това
е възможно в Xilinx XST или Synplify ...Изключване на тази оптимизация???

благодарности

 

[Guest]

Аз погледнах в Xilinx уебсайт, но не я намирате.Спомням си карта опция, за да се избегне оптимизиране неизползвани логика.Трябва и двете Xilinx КАРТА / PAR опции и синтез инструмент варианти да се избегне загуба на всички логиката на един от изпълнението стъпки.

Ето защо аз препоръчвам XOR разтвор, който е по-лесно, тъй като синтез инструменти не могат да оптимизирате го вече без значение какви са опциите.

Xilinx препоръчва също така, че в отговор Запис 16493:

Цитат:

За да избегнете този проблем, Xilinx препоръчва създаването на учебен продукция и свързване на входа към изхода на вашия проект.
Това решение позволява на средства за почистването на въвеждане на ПИН код, а входа ще бъде заключена до желания ПИН.
Ако броят на суровини са почистени, Вие можете просто да създават комбинаторен логика функция с помощта на суровини, както и пътя към фиктивно изхода ПИН.
При проектирането е пълна, глупакът изход може да бъде премахната от вашия дизайн.