Re: "да" команда (марка sim_tb тест = reg_test), за да

R

rauljin

Guest
Здравейте, всички:

При използване на "марка" команда (марка sim_tb тест = reg_test), за да тичам verilog го occurd на тези въпроси, както по-долу:

ncverilog-ш .. / RTL-ш. / DW / sim_ver-ш ../../../EOE/v1.0/v-V .. / .. / .. / VERILOG / Sam.v-Y .. / RTL / сериен ../../common/i2c-ш-ш .. / RTL / предпазител-ш .. / RTL-ш. / DW / sim_ver-ш .. / .. / .. / EOE / v1.0 / V-V .. / .. / .. / VERILOG / Sam.v-ш.incdir .. / RTL / сериен incdir .. / RTL libext . V определят reg_test определят SHM достъп R достъп R определят CWAVES-л. / Дневник / reg_test.log tb_top.v defparam tb_top.CLOCK_PERIOD = 250 defparam tb_top.SEED = 1 defparam tb_top.NUMERRS = 5 defparam tb_top.FUSE_SLV_ADDR = 0 sv31a определят include_assertions
ncverilog: 05,10-p004: (C) Copyright 1995-2003 Кейдънс Дизайн Systems,
Incфайл: tb_top.v
inc_error_count ();
|
ncvlog: * E, ILLPRI (seq_lib.v, 74 | 20): незаконно изразяване първични [4.2 (IEEE)].
( "включва досие seq_lib.v линия 74, досие tb_top.v линия 341)
inc_error_count ();
|
ncvlog: * E, ILLPRI (seq_lib.v, 138 | 2

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Охлаждам" border="0" />

: Незаконно изразяване първични [4.2 (IEEE)].
( "включва досие seq_lib.v линия 138, досие tb_top.v линия 341)
drive_params ();
|
ncvlog: * E, ILLPRI (seq_lib.v, 351 | 17): незаконно изразяване първични [4.2 (IEEE)].
( "включва досие seq_lib.v линия 351, досие tb_top.v линия 341)
reg_val [3] = FF [10];
|
ncvlog: * E, EXPENT (seq_lib.v, 582 |

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Охлаждам" border="0" />

: Очакваме с ключови думи "endtask '[10.2.1 (IEEE)].
( "включва досие seq_lib.v линия 582, досие tb_top.v линия 341)
reg_val [3] = FF [10];
|
ncvlog: * E, EXPLPA (seq_lib.v, 582 | 9): Очакваме наляво скобите ('(') [12.1.2] [7,1 (IEEE)].
( "включва досие seq_lib.v линия 582, досие tb_top.v линия 341)
reg_val [3] = FF [10];
|
ncvlog: * E, EXPLPA (seq_lib.v, 582 | 25): Очакваме наляво скобите ('(') [12.1.2] [7,1 (IEEE)].
( "включва досие seq_lib.v линия 582, досие tb_top.v линия 341)
$ дисплей ( "[% 0d] Настройване Предложение Detect Прагове: MT = 0x% 0x, FF = 0x% 0x",
|
ncvlog: * E, EXPENM (seq_lib.v, 584 | 9): Очакваме с ключови думи "endmodule '[12,1 (IEEE)].
( "включва досие seq_lib.v линия 584, файла: tb_top.v линия 341)
Модулът worklib.tb_top: V
грешките: 7, предупреждения: 0
ncvlog: * W, LIBNOU: Библиотека ".. / RTL" дава, но не се използват.
ncvlog: * W, LIBNOU: "Библиотека". / DW / sim_ver "дава, но не се използват.
ncvlog: * W, LIBNOU: Библиотека "../../../ EOE/v1.0/v "дава, но не се използват.
ncvlog: * W, LIBNOU: Библиотека "../../../ VERILOG / Sam.v "дава, но не се използват.
ncvlog: * W, LIBNOU: Библиотека ".. / RTL / сериен" дава, но не се използват.
ncvlog: * W, LIBNOU: Библиотека "../../ common/i2c "дава, но не се използват.
ncvlog: * W, LIBNOU: Библиотека ".. / RTL / бушон" дава, но не се използват.
ncvlog: * W, LIBNOU: Библиотека ".. / RTL" дава, но не се използват.
ncvlog: * W, LIBNOU: "Библиотека". / DW / sim_ver "дава, но не се използват.
ncvlog: * W, LIBNOU: Библиотека "../../../ EOE/v1.0/v "дава, но не се използват.
ncvlog: * W, LIBNOU: Библиотека "../../../ VERILOG / Sam.v "дава, но не се използват.
ncvlog: * W, LIBNOU: "Библиотека". "дадени, но не се използват.
ncvlog: * F, NOTOPL:
няма най-високо ниво единица намери, трябва да имате recursive случаи.
ncverilog: * E, VLGERR: Грешка при синтактичния анализ (положение 1), излизане.

Моля, помогнете ми разрешите това, благодаря предварително!Добавен след 4 минути:В предварително темата на "усмивката символ означава числото" 8 ". Благодаря!

 
Просто трябва много грешен синтаксис в verilog код, получи книга за езика,
погледни изхода на тренажор и да ви erros

 

Welcome to EDABoard.com

Sponsor

Back
Top