Qn за синтез на "по подразбиране" клон в случай statem

[animotion]

Всички,

Аз имам един въпрос за "по подразбиране" клон в случай Verilog
изявление.Забележете, че следното твърдение калъф всички
резултати за случая променливата "encoded_signal".Има и
подразбиране изявление.Винаги @ (encoded_signal)
започвам
случай (encoded_signal)
3'b000: decoded_out = 8'b00000000;
3'b001: decoded_out = 8'b00000001;
3'b010: decoded_out = 8'b00000011;
3'b011: decoded_out = 8'b00000111;
3'b100: decoded_out = 8'b00001111;
3'b101: decoded_out = 8'b00011111;
3'b110: decoded_out = 8'b00111111;
3'b111: decoded_out = 8'b01111111;
по подразбиране: decoded_out = 8'b11111111;
endcase
приключвамТъй като всеки валиден резултата за "encoded_signal" вече се отчита
за, ще инструмент синтез синтезира изявление по подразбиране?И ако
как така?Може ли това да доведе до излишни логика в синтезиран дизайн?С уважение,
animotion

 

[FVM]

Освен ако не причиняват синтаксис грешка, това би довело до нищо.

 

[kbulusu]

Това се счита за "full_case" и по подразбиране няма да бъдат синтезирани.