Q: XC95144XL VHDL Inout

[TheBorg]

Здрасти.

Аз сега за известно време се опитаха да използват симулатора WebPack от Xilinx, аз имам определено пристанище, както Inout порт (databus за SRAM), няма проблеми, за написването на пристанището, но аз арго добивам то към работа, когато се опитват да четат от пристанището според симулатора.

Имам добавят прости правила за изпитване, което аз имам testet на Inout с, с код под жаргон чете от databus, така че ако някой орган има idear какво правя наред?IEEE библиотека;
употреба ieee.std_logic_1164.all;
IEEE.STD_LOGIC_ARITH.ALL употреба;
IEEE.STD_LOGIC_UNSIGNED.ALL употреба;лице брояч
Port (EXT_SYS_Clock: в std_logic;
EXT_SRAM_Data: Inout std_logic_vector (7 downto 0);
EXT_LATCH_Data: Няма std_logic_vector (7 downto 0));
края Counter;архитектура поведението на брояч
ТЕСТ: процес (EXT_SYS_Clock)
започвам
IF (EXT_SYS_Clock "събитие и EXT_SYS_Clock = '1 '), тогава
EXT_SRAM_Data <= "ZZZZZZZZ";
EXT_LATCH_Data <= EXT_SRAM_Data;
крайна сметка, ако;

край процес;

края поведението;
Благодаря за помощта предварително.

С най-добри пожелания

René

 

[nand_gates]

Това е общ проблем на всички начинаещи VHDL лице!Решението е просто;
В testbench, когато се опитвате да прочете данните, които са предполагам за шофиране
"ZZZZZZ" на данни, автобус, и когато пишете на данни да ви закара на Inout
автобус с данни!

 

[TheBorg]

Здрасти

Благодарим ви за отговора, но той изглежда като аз все още имат quistion, аз allready в източник на zzzzzzzz моя пример пуснати "на автобуса да се промени за четене, но както аз имам ф nderstood аз allso трябва да го направим в testbench ?

Използвам "Генериране Очаквани резултати симулация" и аз relly Опитахме се да намерим къде да поставите "zzzzzzzzz" на автобус в testbench но без поглед, само един може да stte пуснати за сега е "1" и " 0?

Благодарим ви за ELP предварително.

С най-добри пожелания

René