PLL модел трансфер функция, въз основа на verilogA

A

alpacinoliu

Guest
Как да видите общия шум phsase синтезатор изход? Тук е моят метод. свободно да се провеждат всеки блок: PFD + CHarge_Pump + филтър заключване състояние ---- PSS да запаметите изходните шум, съхранени в V. ^ 2/Hz VCO ---- PSS да запишете фаза на шум в DB20 10 ^ (DB20/10. ) * 4 делител ---- същия кристал ---- същата източника на шум в нов схематичен представлява над източника на шум. и създаване на блок verilogA, за да представлява функцията за прехвърляне от шума до изход, и AC + Noise тогава ще видите общо, моля минус 20log (4) от резултат DB20
 
Бихте ли нещо против публикуване на шаблон на вашия код verilogA? Ако не IP. Благодарение [цитат = alpacinoliu] Как да видите общия шум phsase синтезатор изход? Тук е моят метод. свободно да се провеждат всеки блок: PFD + CHarge_Pump + филтър заключване състояние ---- PSS да запаметите изходните шум, съхранени в V. ^ 2/Hz VCO ---- PSS да запишете фаза на шум в DB20 10 ^ (DB20/10. ) * 4 делител ---- същия кристал ---- същата източника на шум в нов схематичен представлява над източника на шум. и създаване на блок verilogA, за да представлява функцията за прехвърляне от шума до изход, и AC + Noise тогава ще видите общо, моля минус 20log (4) от резултата DB20 [/ цитат]
 

Welcome to EDABoard.com

Sponsor

Back
Top