V
viju
Guest
Здравейте всички,
Аз имам един въпрос относно clking схема в SoC.Казват, че е PLL в SoC.Така CLK предоставена на всички модули от PLL.Сега PLL трябва да бъде заключена, преди да даде точна Честотен CLK и се очаква мито цикъл.Това означава, че ние не трябва да suppy нестабилната CLK (т.е. преди CLK заключване на PLL се постига).
Основният въпрос ...
И така, как това се осъществява в SoC?
Не мога да мисля за следните сценарии ...
Does all the modules will be reset state till PLL lock is achived ?
1.
Ли всички модули ще бъдат върнати до състояние заключване PLL се постига?Or our system reset pulse will be so long that it will be released only when the PLL lock is achived ?
2.
Пулс или нашите възстановите системата ще бъде толкова дълго, че той ще бъде освободен само когато заключване PLL се постига?Or system reset will pulse will be of normal duration, but the this pusle will be streached internally to SoC till PLL lock is achived ?
3.
Или ще възстановите системата импулс ще бъде на нормалната продължителност, но това pusle ще бъде streached вътрешно да SoC до заключване PLL се постига?If any of above scheme is implemented...
4.
Ако някоя от по-горе се прилага схема за ...Какво да кажем за всички останали чипове на системата (т.е. на борда)?Как бихте други чипове идват да знаете, че нашите SoC е излязъл от проучване и можем да започнем прехвърляне / взаимодействие с нея?Дали нашите SoC предоставя всякаква флаг / сигнал / малко да се indiacate, че тя е готова за операция?
Моля да ме уведомите вашите мнения / методи за прилагане на по-горе сценарий.
Моля да ме уведомите, ако аз съм липсва нищо в сравнение със стандартните промишлена практика ...
Благодаря Ви предварително ...
Аз имам един въпрос относно clking схема в SoC.Казват, че е PLL в SoC.Така CLK предоставена на всички модули от PLL.Сега PLL трябва да бъде заключена, преди да даде точна Честотен CLK и се очаква мито цикъл.Това означава, че ние не трябва да suppy нестабилната CLK (т.е. преди CLK заключване на PLL се постига).
Основният въпрос ...
И така, как това се осъществява в SoC?
Не мога да мисля за следните сценарии ...
Does all the modules will be reset state till PLL lock is achived ?
1.
Ли всички модули ще бъдат върнати до състояние заключване PLL се постига?Or our system reset pulse will be so long that it will be released only when the PLL lock is achived ?
2.
Пулс или нашите възстановите системата ще бъде толкова дълго, че той ще бъде освободен само когато заключване PLL се постига?Or system reset will pulse will be of normal duration, but the this pusle will be streached internally to SoC till PLL lock is achived ?
3.
Или ще възстановите системата импулс ще бъде на нормалната продължителност, но това pusle ще бъде streached вътрешно да SoC до заключване PLL се постига?If any of above scheme is implemented...
4.
Ако някоя от по-горе се прилага схема за ...Какво да кажем за всички останали чипове на системата (т.е. на борда)?Как бихте други чипове идват да знаете, че нашите SoC е излязъл от проучване и можем да започнем прехвърляне / взаимодействие с нея?Дали нашите SoC предоставя всякаква флаг / сигнал / малко да се indiacate, че тя е готова за операция?
Моля да ме уведомите вашите мнения / методи за прилагане на по-горе сценарий.
Моля да ме уведомите, ако аз съм липсва нищо в сравнение със стандартните промишлена практика ...
Благодаря Ви предварително ...