B
bossbebes
Guest
Здравейте всички
I m проектирането на цифрови електронни предприятието да се извършва в stratixii FPGA.
I m synplify използват за съставяне на про ми RTL ниво дизайн, изходния файл. Vqm
Тогава аз се генерира VHDL netlist с номинация (до) rtus софтуера и времето (ОУР vho), с цел да се симулира тази netlist с simvision.
И когато се опитам да изработят ми testbench (които са ми най netlist ниво проектиране) с ncelab команда от ритъм, имам thoses грешки (всички подобни на тази):
ncelab: * W, SDFVHSSV: VHDL пристанище, съответстващи на скаларен SDF пристанище "dataa" е вектор <. / симулиране / ncsim / nce_test_pattern_card_top_vhd.sdo, ред 279397>.
И ако аз отивам на mentionned линия в ОУР файл:
(Cell
(CELLTYPE "stratixii_lcell_ff")
(СЪД \ \ pio_mux \ | sel_22 \ [2 \] \ ~ ДУБЛИКАТ \ \)
(Закъснение
(Absolute
(PORT CLK (2501:2501:2501) (2591:2591:2591))
(PORT adatasdata (3129:3129:3129) (3643:3643:3643))
(PORT aclr (2217:2217:2217) (2308:2308:2308))
(PORT Ена (1781:1781:1781) (1875:1875:1875))
(IOPATH (posedge CLK) regout (109:109:109) (109:109:109))
(IOPATH (posedge aclr) regout (245:245:245) (245:245:245))
)
) <<<<<<---------- XXXXXXXXX тук е mentionned линия
(TIMINGCHECK
(НАСТРОЙКА adatasdata (posedge CLK) (104:104:104))
(НАСТРОЙКА Ена (posedge CLK) (104:104:104))
(HOLD adatasdata (posedge CLK) (172:172:172))
(HOLD Ена (posedge CLK) (172:172:172))
)
)
Объркана съм за това, изглежда като грешка, не съвпадат с ОУР файл.
Имам отговор от "Алтера" подкрепа:
"
Имам свидетели на подобни грешки преди, грешката се посочва, че имате пристанище тип пропуснете мача в проектирането, или данни ширина или тип данни.
Обичайната причина за тази грешка е std_logic порт, свързани с std_logic_vector (0 downto 0).Някои VHDL инструменти ще позволи на тези връзки, но други не.
Аз бих препоръчал проверка на върха пристанища ниво на дизайн Ви. Vho за пристанище ширини и типове данни (за. Vho е просто стандартен VHDL).
Бих искал също препоръча проверка имате съставила Алтера VHDL библиотеки от правилната версия на Чу (до) rtus II.
"
Всъщност имах някои std_logic свързани с std_ulogic_vector (0 downto 0).
Но не и на най-високо ниво пристанище, на сигнала и ff_cells.
Аз се отстраняват всички std_logic_vector (0 downto 0) и да се промени след това от std_logic.
И аз все още са едни и същи проблеми:
ncelab: * W, SDFVHSSV: VHDL пристанище, съответстващи на скаларен пристанище SDF "г" е вектор <. / симулиране / ncsim / nce_test_pattern_card_top_vhd.sdo, ред 545469>.
Какво мога да направя?
Има ли някой е бил сблъскват с този проблем
Благодаря много за помощта.
С уважение
Винсент, малко загубени
I m проектирането на цифрови електронни предприятието да се извършва в stratixii FPGA.
I m synplify използват за съставяне на про ми RTL ниво дизайн, изходния файл. Vqm
Тогава аз се генерира VHDL netlist с номинация (до) rtus софтуера и времето (ОУР vho), с цел да се симулира тази netlist с simvision.
И когато се опитам да изработят ми testbench (които са ми най netlist ниво проектиране) с ncelab команда от ритъм, имам thoses грешки (всички подобни на тази):
ncelab: * W, SDFVHSSV: VHDL пристанище, съответстващи на скаларен SDF пристанище "dataa" е вектор <. / симулиране / ncsim / nce_test_pattern_card_top_vhd.sdo, ред 279397>.
И ако аз отивам на mentionned линия в ОУР файл:
(Cell
(CELLTYPE "stratixii_lcell_ff")
(СЪД \ \ pio_mux \ | sel_22 \ [2 \] \ ~ ДУБЛИКАТ \ \)
(Закъснение
(Absolute
(PORT CLK (2501:2501:2501) (2591:2591:2591))
(PORT adatasdata (3129:3129:3129) (3643:3643:3643))
(PORT aclr (2217:2217:2217) (2308:2308:2308))
(PORT Ена (1781:1781:1781) (1875:1875:1875))
(IOPATH (posedge CLK) regout (109:109:109) (109:109:109))
(IOPATH (posedge aclr) regout (245:245:245) (245:245:245))
)
) <<<<<<---------- XXXXXXXXX тук е mentionned линия
(TIMINGCHECK
(НАСТРОЙКА adatasdata (posedge CLK) (104:104:104))
(НАСТРОЙКА Ена (posedge CLK) (104:104:104))
(HOLD adatasdata (posedge CLK) (172:172:172))
(HOLD Ена (posedge CLK) (172:172:172))
)
)
Объркана съм за това, изглежда като грешка, не съвпадат с ОУР файл.
Имам отговор от "Алтера" подкрепа:
"
Имам свидетели на подобни грешки преди, грешката се посочва, че имате пристанище тип пропуснете мача в проектирането, или данни ширина или тип данни.
Обичайната причина за тази грешка е std_logic порт, свързани с std_logic_vector (0 downto 0).Някои VHDL инструменти ще позволи на тези връзки, но други не.
Аз бих препоръчал проверка на върха пристанища ниво на дизайн Ви. Vho за пристанище ширини и типове данни (за. Vho е просто стандартен VHDL).
Бих искал също препоръча проверка имате съставила Алтера VHDL библиотеки от правилната версия на Чу (до) rtus II.
"
Всъщност имах някои std_logic свързани с std_ulogic_vector (0 downto 0).
Но не и на най-високо ниво пристанище, на сигнала и ff_cells.
Аз се отстраняват всички std_logic_vector (0 downto 0) и да се промени след това от std_logic.
И аз все още са едни и същи проблеми:
ncelab: * W, SDFVHSSV: VHDL пристанище, съответстващи на скаларен пристанище SDF "г" е вектор <. / симулиране / ncsim / nce_test_pattern_card_top_vhd.sdo, ред 545469>.
Какво мога да направя?
Има ли някой е бил сблъскват с този проблем
Благодаря много за помощта.
С уважение
Винсент, малко загубени