G
gvanto
Guest
Им има проблем с нещо много просто (в микро-Cap 7)
Имам проста схема (OP-AMP верига за обратна връзка).
Това е VIN1 вход и изход VOUT1 възел, и симулира добре.
Когато след това да копирате тази верига EXACT (маркирайте я, задръжте CTRL и измъкна копия нея), възлите автоматично се преименува (т.е. VIN1 става VIN2, R1 е R2, и т.н.), което е, както се очаква.
!!
Но когато се симулира нова схема, напълно различни резултати излязат!Този ум-Изумява ме
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Въпрос" border="0" />Всяко помогне много оценявам,
gvanto
Имам проста схема (OP-AMP верига за обратна връзка).
Това е VIN1 вход и изход VOUT1 възел, и симулира добре.
Когато след това да копирате тази верига EXACT (маркирайте я, задръжте CTRL и измъкна копия нея), възлите автоматично се преименува (т.е. VIN1 става VIN2, R1 е R2, и т.н.), което е, както се очаква.
!!
Но когато се симулира нова схема, напълно различни резултати излязат!Този ум-Изумява ме
<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Въпрос" border="0" />Всяко помогне много оценявам,
gvanto