Latching период в D флип флоп

[shiv_emf]

Hii за flipgflop D, ако на входа се променя в захапва период .... изходът е двусмислен сега по-голямата част от времето ... входния сигнал, на FF е FRM външни circuitary ... Как shud V контрол на входния сигнал, така THT Тази грешка се избягва ... С други думи ... направи срещу ВАК, за да разгледаме този проблем?? Аз ще я туря по друг начин ... две момчета с проектиране на две пресечки от един блок е вход към друг ..... сега, които shud се грижи ABT Latching несъответствие? дизайнери или .... да ми помогне: ((

 

[newelltech]

Трябва да има общ часовника на модули, както и трансфер на данни между модулите трябва да бъдат одобрени предварително от двете дизайнерите. Ако това не е възможно, тогава на входа трябва да бъде синхронизирана. Примерен вход на по-висока тактова честота и след това отново да се синхронизира с деривативен часовник в желания курс. Тъй като деривативен часовник е в синхрон с часовника за вземане на проби, ще има без бъгове, мета-стабилни държави или на пълен работен часовник трептене.

 

[shiv_emf]

THT е хубаво обяснение!! предполагам външен сигнал пристига в Latching период? WHT трябва V се направи за НАСТОЯЩИЯ проблемите?

 

[yln2k2]

Здравейте, Това е заловен с ограничения за синтез (предполага стартирането на една и съща CLK, ако не правилно синхронизация се грижи в страната модула). Ако модулът е като I / P от външни за чип, за да зададете I / P забавяне на пристанището, които ще си осигурите улавяне модул правилно (не само забавяне на вход трябва да укажете шофиране клетки и др. ...) .. Ако модулът е като I / P от друг модул, тогава човек може да прави budgetting с 40:60 ... , където 40% CLK период вътре модул ... Благодаря и yln пожелания

 

[newelltech]

[Цитат = shiv_emf] предполагам външен сигнал пристига в Latching период? [/ Цитат] Вие ще бъдете вземане на проби от водещите (например) и захапва падането ръб. Сигналът в бравата винаги ще бъде стабилен, тъй като тя не може да се промени през това време.

 

[yln2k2]

Здравейте, Човек трябва да има правилно забавяне информация (Max в най-лошия случай) или, ако той е истински сигнал за време, когато не може да даде правилен незабавно лечение същото singnal като асинхронни. Има толкова много методологии за дизайн за асинхронни сигнал (откриване на ръба и синхронизация и т.н. ....) .... Благодаря и yln пожелания