ISE 9.1i simulaor проблемите verilog код - да ми помогне за решаване на грешка

[kalpana.aravind]

Здрасти,

Аз съм се на следните simulaor грешки, докато правиш поведенчески simulaion използвайки ise симулатор на ise9.1i.Аз съм вървят ise настойнически 8

HDLParsers: 3482 - не можа да разреши instantiated единица ten_cnt в Verilog модул работа / хронометъра във всяка библиотека
ERROR: Simulator: 198 - Неуспех при боравене зависимости за модула хронометър

Имам копирали stopwatch.v код тук,
тъй като не можех да прикрепите файла.
Ако намерите и всякакви промени в тази за simulaion грешки както бе споменато по-рано моля подчертае за мен.////////////////////////////////////////////////// //////////////////////////////
/ / Фирма: Xilinx
/ /
/ / Създаване Дата: 10:05:26 01/31/05
/ / Дизайн Име: Хронометър
/ / Модул Наименование: Хронометър
/ / Име на проекта: ISE в дълбочина инстркцията
/ / Целева устройство: xc3s200-4ft256
/ / Инструмент версии: ISE 7.1i
/ / Описание:
/ /
/ / Зависимости:
/ /
/ / Редакция:
/ / Редакция 0,01 - файл Created
/ / Допълнителни коментари:
/ /
////////////////////////////////////////////////// //////////////////////////////
Модулът хронометър (STRTSTOP, RESET, CLK, SEG_A, SEG_B, SEG_C, SEG_D, SEG_E,
SEG_F, SEG_G, SEG_DP, AN);
вход STRTSTOP;
вход RESET;
вход CLK;
SEG_A продукция;
SEG_B продукция;
SEG_C продукция;
SEG_D продукция;
SEG_E продукция;
SEG_F продукция;
SEG_G продукция;
SEG_DP продукция;
изход [3:0] AN / * синтез xc_loc = "E14, f14, g14, D14" * /;
/ / пример атрибут AN Loc e13, f14, g14, D14
/ / pragma атрибут AN Loc e13, f14, g14, D14
/ / синтез атрибут Loc на АН е "e13 f14 g14 D14"

телени [6:0] hundredthsout, tenthsout, onesout, tensout, minutesout;
телени [3:0] hex2led_int1, hex2led_int2, hex2led_int3, hex2led_int4, hex2led_int5;
телени clk_262144k, clk_int, clk_100, clk_en_int, rst_int, заключена, strtstop_debounced;
телени time_cnt_ce, ten_cnt_ce, ten_cnt_thresh1, ten_cnt_thresh2;

присвоите ten_cnt_ce = clk_en_int & ten_cnt_thresh1;
присвоите time_cnt_ce = ten_cnt_thresh2 & ten_cnt_ce;

/ / Поставете Coregen модул за примерна ten_cnt тук
ten_cnt ten_cnt1 (
. clk (clk_100),
. CE (clk_en_int),
. ainit (rst_int),
. thresh0 (ten_cnt_thresh1),
. Q (hex2led_int1)); / / автогара [3: 0]

ten_cnt ten_cnt2 (
. clk (clk_100),
. CE (clk_en_int),
. ainit (rst_int),
. thresh0 (ten_cnt_thresh2),
. Q (hex2led_int2)); / / автогара [3: 0]/ / Вмъкване DCM1 примерна тук
dcm1 instance_name (
. CLKIN_IN (CLK),
. RST_IN (RESET),
. CLKFX_OUT (clk_262144k),
. CLKIN_IBUFG_OUT (),
. CLK0_OUT (clk_int),
. LOCKED_OUT (заключена)
);

hex2led HEX2LED_1 (
. Hex (hex2led_int1),
. LED (hundredthsout));

hex2led HEX2LED_2 (
. Hex (hex2led_int2),
. LED (tenthsout));

hex2led HEX2LED_3 (
. Hex (hex2led_int3),
. LED (onesout));

hex2led HEX2LED_4 (
. Hex (hex2led_int4),
. LED (tensout));

hex2led HEX2LED_5 (
. Hex (hex2led_int5),
. LED (minutesout));

debounce DEBOUNCE_1 (
. SIG_IN (STRTSTOP),
. CLK (clk_100),
. SIG_OUT (strtstop_debounced));

time_cnt TIMECNT_1 (
. CLK (clk_100),
. CE (time_cnt_ce),
. CLR (rst_int),
. SEC_LSB (hex2led_int3),
. SEC_MSB (hex2led_int4),
. Минути (hex2led_int5));

statmach STATEMACH_1 (
. CLK (clk_100),
. нулиране (RESET),
. DCM_lock (заключен),
. strtstop (strtstop_debounced),
. clken (clk_en_int),
. първи (rst_int));

led_control LEDCONTROL_1 (
. CLK (clk_int),
. Стотни ((hundredthsout, 1'b1)),
. Десети ((tenthsout, 1'b1)),
. Такива ((onesout, 1'b0)),
. ТЕМ ((tensout, 1'b1)),
. Минути ((minutesout, 1'b0)),
. АН (AN),
. SEVEN_SEG ((SEG_G, SEG_F, SEG_E, SEG_D, SEG_C, SEG_B, SEG_A, SEG_DP)));

clk_div_262k CLKDIV262K_1 (
. CLK (clk_262144k),
. DIV_262144 (clk_100));

endmodule------------------` срокове 1ns / 1ps

////////////////////////////////////////////////// //////////////////////////////
/ / Фирма: Xilinx
/ / Инженер: Premduth Vidyanandan
/ /
/ / Създаване Дата: 15:45:44 02/05/2005
/ / Дизайн Име: Хронометърът
/ / Модул Наименование: stopwatch_tb.v
/ / Име на проекта: ISE-задълбочено инстркцията
/ / Целева устройство: xc3s200-4ft256
/ / Инструмент версии: ISE 7.1i
/ / Описание:
/ /
/ / Test Verilog тяло Създаден от ISE за модула: Хронометърът
/ /
/ / Зависимости:
/ /
/ / Редакция:
/ / Редакция 0,01 - файл Created
/ / Допълнителни коментари:
/ /
////////////////////////////////////////////////// //////////////////////////////

Модулът stopwatch_tb;

/ / Входове
рег. STRTSTOP;
рег. RESET;
рег. CLK;

/ / Изходи
телени SEG_A;
телени SEG_B;
телени SEG_C;
телени SEG_D;
телени SEG_E;
телени SEG_F;
телени SEG_G;
телени SEG_DP;
телени [3:0] АН;

/ / Примери за единица под Test (UUT)
Хронометърът uut (
. STRTSTOP (STRTSTOP),
. RESET (RESET),
. CLK (CLK),
. SEG_A (SEG_A),
. SEG_B (SEG_B),
. SEG_C (SEG_C),
. SEG_D (SEG_D),
. SEG_E (SEG_E),
. SEG_F (SEG_F),
. SEG_G (SEG_G),
. SEG_DP (SEG_DP),
. АН (AN)
);

първоначално започва
/ / Инициализиране входове
STRTSTOP = 0;
RESET = 1;
CLK = 0;

/ / Изчакайте 100 NS за глобално нулиране да довърша
# 100;
приключвам
/ / Добави стимул тук
/ / определя часовник
винаги започват
# 10 CLK = ~ CLK;
приключвам

/ / Стимул за RESET и STRTSTOP
първоначално започва
# 150 RESET = 0;
# 200 STRTSTOP = 1;
# 3000 $ довърша;
приключвам

endmodule

----------Благодарности

 

[Guest]

Този дизайн изглежда като използвате CoreGen файла, "ten_cnt".Вашият проект трябва да са свързани по този файл, така че симулатор разбира какво е вътре в тази "кутия".Ако си спомням правилно, това е два файла процес.Трябва да има Verilog обвивка файл за Verilog linker и съставят досие за действителното симулатора.
Търсене начинаещи директория за всички файлове с името "ten_cnt".Ги копирате във вашия проект и добавете ten_cnt.v файл в проекта като източник файл.Да изгради нова и аз мисля, че грешката ще си отидем.