M
MaxW
Guest
Здравейте всички! Аз съм началото, за да получите някои практики в писмена форма Verilog фърмуер за Xilinx CPLD използвате Xilinx ISE 7,1 софтуерна среда дизайн с ISE Simulator. За момента съм разработване на фърмуера просто описва трансивър. Имам някои проблеми в мониторинга на resoult на Inout (вход-изход) сигнали. В Inout сигнали са били декларирани като проводник или три (както racomanded от Verilog ръководство) и coerent testbenche е създаден за доставка стимул на системите. Но когато се симулира очаква симулация резултат на Inout сигнали не се променят! Аз се опитвам да променя входа форма на вълната, но на Inout сигнали изглежда да е заключен в началото състояние. Не мисля, че това е проблем, защото ако фърмуера и отново декларира Inout като от everyting работи добре. Имам ли да somenting в крива dysplayer? Благодаря Advace! : D MaxW