[HELP] DC синтез проблем

[david2006]

когато използвам DC да синтезира максимална модула: модул ТОП (I2C_01H [1], I2C_01H [3], I2C_01H [2 ],...); ... endmodule след синтез: модул стане: модул ТОП (РОКТ1, Port2, Port3 ,...); ... endmodule DC се е променило горната port_names! Искам да се запази бивш port_name след синтез. Така, че тя ще бъде удобен за симулация. Има ли съществува DC команди, за да се запази port_name? Благодаря Ви много.

 

[stevepre]

Проблемът е, че пристанището за ТОП е частичен избор на вектора, който всъщност не е добър в Verilog. Така синтез инструменти се промени автоматично да бъде по-дружелюбна среда. Защо трябва този вид на пристанищата на първо място?

 

[funzero]

DC е команда change_name_rules. можете да справка.