Добре дошли в Международния форум за електронни дискусии на EDABoard.com: софтуер на EDA, схеми, схеми, книги, теория, документи, asic, pld, 8051, DSP, мрежа, RF, аналогов дизайн, печатни платки, сервизни ръководства

Register Log in

HDL обобщение на това, което

D

davyzhu

Guest
Здравейте всички,

Аз съм Verilog / VHDL начинаещ, когато го пиша, не мога изображение какво цифров кръг ще бъдат обобщавани в HDL, можете ли да recommand някои код за него?

BTW, аз използвам FPGA за изпитване, а аз имам ISE и Synplicity.

С уважение,

Дейви Джу

 
N

news

Guest
Usługi stacjonarnego dostępu do Internetu w roku 2015 w porównaniu do roku poprzedniego lekko staniały - wynika z analizy przeprowadzonej przez Urząd ...

Read more...
 
J

Jitendra

Guest
Здрасти,
По-добро подход към дизайна всички ckt е проектирането хардуера, на хартия и след това писане на код, в зависимост от вашите хартия дизайн.
Този метод ще ви помогне да се визуализира на хардуер, който ще се генерира след като синтез от вече развитите код.
За книгата, аз ще търся и ще Ви уведомим.

 
C

craftfox

Guest
можете да прочетете много полезна книга наречена "Verilog HDL Синтез Practica грунд".то е свободно изтегляне в този форум.

 
C

cawan

Guest
HDL престои език хардуер описание, което може да се синтезира в нивото регистър прехвърляне (RTL) дизайн.Има доста голям брой от трети партия оръдие синтез на разположение на пазара: symplicity, спектър Леонардо, прецизност, ...Във всеки случай, можете да използвате ISE да изпълнява твърде синтез.Не забравяйте да инсталирате най-новия сервизен пакет за най-доброто време на изчисляване и оптимизация.отношение към книгата, аз препоръчвам "HDL дизайн чип" от Дъглас Смит.

 
G

Guest

Guest
Привет,

Най-добрият начин да се опита как HDL стил преобразува за определени RTL синтезирана схема е документ от производителя чип за кодиране на HDL Style.Най-FPGA OEM's публикува този вид документ за кодиране на общите насоки, както и конкретни насоки за пример това състояние машини.Тези указания могат да бъдат използвани като общ референтен дизайн като добра практика, но те също са погребани информация за архитектурата специфични програмиране за оптимизиран дизайн.

По същата линия, ЕАО инструмент дизайнери също публикува документи, които мост между HDL кодиране стил и в резултат синтез за архитектура специално устройство.

В крайна сметка, най-добрият подход е да се напише малки модули и да видим как RTL дойде.Колкото повече опит с такива excercises повече работни знания ти ще се развива за вашия синтезатор.Като резултат, който ще се развива разбирането какво ще бъде в края схеми за определена част от кода и тогава ще стане програмист и ще рядко гледам по RTL.

Това е същността на HDL, т.е., който искате да избягате от IC интеграция и блокира изграждането на верига.Това означава, че ти пиша на поведението на проектиране с помощта на хардуер Описание език, който може да се извършва с редица начини използват примитиви.

 
S

spriteice

Guest
Здравей Аз също съм начинаещ да FPGA

Аз досега са използвали XST и Synplify като синтезатор.

В Synplify, можете да погледнете в "RTL View", което се визуализира си дизайн.По-добро опитвам този с малък дизайн.

 
C

claint

Guest
можете да прочетете някои books.You трябва да има някои идеи за веригата, отговарящи вашите спец. преди кодиране.Така че някои от основните circiuts и свързаните с HDL код трябва да бъде известен.

 
K

kasra1357

Guest
Здрасти,
Както виждам, вие искате да работите с Xilinx РРОА.
Има много ръководства в сайта Xilinx (а също и в ISE директория), че reperesent които HDL кодове по-добре converterted (синтезирана) на определени архитектури логика.
Също така всеки синтезатор като synplify или Леонардо или FPGA изразят идва с PDF, който описва структури, които по-добре да се синтезира логически схеми.

Kasra

 
G

Guest

Guest
можете да се опитате да синтезира кода си в подробни схеми,

ако не можете да направите така, може би трябва да се направи преглед на някои основни

цифрови книги дизайн да освежите паметта си.

с най-добри пожелания
davyzhu написа:

Здравейте всички,Аз съм Verilog / VHDL начинаещ, когато го пиша, не мога изображение какво цифров кръг ще бъдат обобщавани в HDL, можете ли да recommand някои код за него?BTW, аз използвам FPGA за изпитване, а аз имам ISE и Synplicity.С уважение,Дейви Джу
 
F

freeinthewind

Guest
HDL is synthesized to gate netlist.

можете да гледате на архитектурата верига след синтез използват схеми инструменти зрителя в синтеза на инструменти.

 
N

nittinsharma80

Guest
Прочетете всички основни книга synthsis.
Опитайте се да разберете например RTL кодове за основния цифров блокове като Flops, ключалки, Muxes и се опитват да видят влиянието на всеки отчет за синтез.
Опитайте се да получите разликата в RTL линии и сравни например синтезира логиката и да видите дали можете да разберете защо това се случва.

 
U

umairned

Guest
можете да прочетете много полезна книга наречена "Verilog HDL Синтез Practica грунд".

 
V

visualart

Guest
Той е подходящ, че "В напредналите технологии synthysis" или можете да прочетете DcUltra за употреба, само че е огромен твърд работа.

 
G

Guest

Guest
ти би трябвало да проучи някои основни познания цифров

преди изучаване на Verilog HDL.

с най-добри пожелания
davyzhu написа:

Здравейте всички,Аз съм Verilog / VHDL начинаещ, когато го пиша, не мога изображение какво цифров кръг ще бъдат обобщавани в HDL, можете ли да recommand някои код за него?BTW, аз използвам FPGA за изпитване, а аз имам ISE и Synplicity.С уважение,Дейви Джу
 
W

wolfheart_2001

Guest
"VHDL за програмируема логика" от автора "Кевин skahil" е една прекрасна книга

, която съдържа добри disscussion на Ур въпрос.успех.

 
Toggle Sidebar

Welcome to EDABoard.com

Sponsor

Top