HDL изходния код Кодиране-декодиране

[kalex]

Здравейте, всички,
Бих искал поиска този въпрос.Има ли възможност (и "Как да" Ако отговорът е да), за да кодирам
VHDL кода на критичните части (като IPes библиотека) на всеки проект,
макар че всички проекти ще продължат да бъдат на разположение за нормално компилация, симулация и
синтез (по @ ldec, Modelsim, LS, Synplify
и др.)Може би, като
@ ltera megacores метод?Нещо друго?
Благодаря предварително.

<img src="http://www.edaboard.com/images/smiles/icon_question.gif" alt="Въпрос" border="0" />

 

[adanshen]

Изглежда, че там не е от вида на общ формат временно съхранение форма,
като GDS

 

[steshenko]

IMHO това е невъзможно, защото @ ltera метод използвате функцията на @ ltera инструменти.Може би имате нужда пиша малко компании да кодирам / декодиране ви източника преди съставянето или използването само netlist за ядрото (използване preroute ядрото)