FPGA - обяснение нужда от различни компонента потребление

[ramzitligue]

Здрасти,
Направих 2 вида на компоненти (написани на VHDL): първата е Синхронни (използване на CLK), а втората е Asynchronous.the първият консумира по-малко FPGA площ от second.i мисля, че е нормално, но аз не намерите добри обяснение за това, може ли някой да ми помогне?

 

[vlsi_whiz]

Отговорът на този въпрос се крие в структурата или архитектурата на РРОА.РРОА са проектирани с DFF's, MUXs, LUTs и няколко combnational порти.Така че, ако изпълнява синхронно дизайн ..тя ще консумира по-малко площ, тъй като има много FFS.Когато комбинаторни ckt трябва да се изпълнява ...на FFS заедно с MUXs трябва да се жични / свързани с формата на комбинаторни логика.

Ето защо е налице кодиране стил (One-Нови), когато targettging РРОА ...така, че повече от FFS се заключи.Това помага за намаляване на района, както и за повишаване на ефективността.

 

[ramzitligue]

Здравейте, благодаря за отговор, но съжалявам, че не разбират какво е ФР и в полза на използването им в синхронен компоненти и защо те не се използват в асинхронни компоненти? благодаря

 

[vlsi_whiz]

Какво имам предвид от ФР е джапанки.РРОА са повече на брой джапанки от комбинаторни логика в тях.Това помага при проектирането на последователен дизайн, както и комбинаторни дизайни.РРОА са DFF, DFFCE, DFF с Reset / Clear..etc ..Тези видове ще варира depening на продавача ( "Алтера" / Xilinx) и вида на семейството FPGA.
Комбинационна логика, представени под формата на и / NAND порти, MUXes, инвертори и буфери.Отделно от това LUTs и Блок памети са също присъства на съхранение.

За повече информация се обърнете Asics книга, пълна архитектура на РРОА и Asics са дадени там.