Counter проблем в CPLD

[sadashiv_sm]

Здрасти ...

Имам изтеглени насрещно код в CPLD XCR3064XL PC44 ....

кода е проста 4 битови двоични на тезгяха.
но аз съм се някой бъг в него ... понякога dosent брой на правилното членки ... известно време тя не броя аз съм не получиш това, което е проблем .....

долу е моя код .... има ли някакъв проблем в това ....

CLK ми източник е от 1Hz до 250 Hz ....

Какво би могло да бъде проблем ....

Чакам отговора ....модул брояч (CLK,
нулиране,
вън
);

/ / въвеждане на декларация продукция
/ / на входа позволи;
вход CLK;
вход Reset;
продукция [3:0] Out;

/ / тел и обл декларация

тел даде възможност;
тел CLK;
тел Reset;
тел [3:0] Out;
обл [3:0] TMP;/ / Функционален код започва от тук

Винаги @ (posedge CLK)

започвам
ако (Reset == 1'b1)
започвам
TMP = 4'b0000;
приключвам

в противен случай
започвам
TMP = TMP 1'b1;
приключвам

приключвам

присвоите OUT = TMP;
endmoduleПоглед ...

Sadashiv
www.custom-logics.com

 

[semiconductorman]

Проблемът не е Wth кода си ...то е с тактова честота използвате ...Преди да решите да стартирате пост - симулация синтез винаги поглед към синтеза на дневника. Това е някаква информация бихте могли да използвате, за да продължи и да проверите какво честота можете да пускате CPLD.Проблемът (най-вероятно) е, че вие използвате тактова честота повече от това, което лог файл ще са уточнени. Ако и това не решава проблема или не можете да се качите на проблема синтез дневник. Ние можем да обсъдят

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Усмивка" border="0" />

 

[lucbra]

Няма нищо лошо с вашия код.Това е STD кодиране стил за 4bit брояч.Проблемът може да ви часовник сигнал: 1Hz до 250Hz.Каква е нарастващите времето на часовника сигнал и как се отнасят до въвеждане на буфер на PLD?

Друго нещо, което да преценят: проблеми биха могли да бъдат открити или не в останалата част на логиката.Дали не е вредно или зависи от това как изхода на контра се използва.

С уважение

 

[sadashiv_sm]

Здравейте ....
Аз съм с качването на синтеза на лог файл за същия coounter ....Поглед ...

Sadashiv
www.custom-logics.com
Съжалявам, но трябва вход, за да видите този прикачен файл

 

[sadashiv_sm]

тук е монтажник на доклад файл ....
Съжалявам, но трябва вход, за да видите този прикачен файл

 

[Black Jack]

Основният проблем е RISE ВРЕМЕ.Ако се покачва бавно можете да получите metfstability.
Използвайте Schmitt triger за CLK сигнал или, по-добре по-точен часовник.

 

[semiconductorman]

Вашият синтез казва в доклада
Игнориране на синтез Ограничение на файла: НЕ
Така че предполагам Ур използване на ограничения файл, за да премине на синтеза на ограничения.На каква честота са ви определя часовник, иска Since U каза U искаше да закрие форма 1-25MHz.doesnot обобщаващия доклад изглежда да има нищо от книгата и изглежда нормално

 

[sadashiv_sm]

Здрасти ...
Да аз имам използва файла UCF ....
аз имам само възложени на ПИН-номерата в този файл .... UCF

Нямам идея на ABT CLK настройките .....

<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Тъжен" border="0" />трябва ли да настроите CLK Честотен в UCF .... аз пристанище промени ..... нещо различно от ПИН работа ......

Нуждаете се от помощ ....

Благодаря предварително ....Sadashiv

www.custom-logics.comAdded след 7 минути:Здрасти ...

Това е моят UCF файл ... аз пристанище промени CLK ПИН .... според WEBPACK ми CLK ПИН е свързан с един от gclk ПИН ......

NET "извън <0>" LOC = "р24";
NET "извън <1>" LOC = "P25";
NET "извън <2>" LOC = "P26";
NET "извън <3>" LOC = "p27";
NET "Reset" LOC = "P34";С уважение

Sadashiv
www.custom-logics.com

 

[wolfheart_2001]

същия проблем се случи с мен 2 преди няколко месеца, в моя случай преброяването wasn't синхронизирано и накрая ми CPLD изгори (тя беше xc9536xl).
which means you cant use such low input clock frequency.

CPLD винаги знаят, че са предназначени за високоскоростни влакове, синхронно логика,
която означава, че можете арго използва такава ниска честота вход часовник.

Вие имате две възможности:
1 - [е по-добре] не се определят в противоречие с нарастващия брой на ръба, а го определят за нарастване на промяната на часовника на логиката '1 'означава това си брояч ще бъде комбинаторни не синхронно.така че ви часовник ще се прилагат от всички с общо предназначение, а не за закрепване на специалната пина часовник.

2-висока честота се използва и по-големи регистър след това да си брояч чете най-значимите 4 битови'sс най-добри пожелания