Cadence: Стъпки за Функционална проверка на синтезирани netlist

[chip-monk]

Как функционално провери синтезиран netlist за използване на RTL Compiler? Моля, дайте стъпки и свързаните с тях команди. Благодаря.

 

[lostinxlation]

само точка библиотеките и стартирайте симулация на netlist.

 

[chip-monk]

Здравейте, благодаря за бърз отговор. Аз съм с VT стандартната библиотека клетки и там е не *. V файл, съдържащ всички портите, както и, инв и т.н., използвани в синтезиран netlist. Та, как мога да точка до библиотеката на портите, когато имам синтезирания netlist, SDF, и *. файла неограничено, но не Verilog файл с описания на всички порта такива and2_1 или NAND и т.н., използвани в синтезиран netlist. За да бъдем по-точни, получавам грешки, като след този в Cadence, когато изготвят синтезирания netlist бележки на SDF файл в testbench и след това използвайте ncelab команда. and2_1 g631; | ncelab (IP1 (B [8]), ИП2 (n_15), ОП (c_out)..): * E, CUVMUR (./gen_ks_sa1.v, 1817 | 12): например "test.ks_sa1_1. d9_1.a9_1.g631 "на дизайн единица" and2_1 "е нерешен в worklib.adder_ks9: модул".

 

[kornukhin]

Вие се нуждаят от Verilog библиотеки, за да симулират своя дизайн. Има няма други начини да се симулира netlist. Друг начин - да се използват Confornal за формална проверка. Той поддържа *. ИЪ като входен формат.