ASIC симулация срещу FPGA

[no_mad]

Здравейте, имах този аргумент с моя колега. Аргументът е, ако има такива проекти бяха проверени на FPGA съвет, той трябва да провери отново ASIC симулация инструмент с SDF файл. Това е, за да потвърдите дизайн ще работи без никакви грешки или бъгове, когато лента по-късно. Според моя колега, ако дизайнът е работа на FPGA борда. По този начин, то определено ще работи за ASIC. Но ми аргумент е, какво да кажем за забавяне и проблеми. Тъй като тези две (ASIC н FPGA) има различна архитектура. Както всички знаем, FPGA е PLA и ASIC е изход. Разбирам, че FPGA е добър начин да се провери и потвърдете алгоритъм. Моля, споделете вашето мнение, високо оценена. Благодаря предварително,-no_mad

 

[stevepre]

Вашият колега е най-вече право, но разбира се, трябва да се уверете, че ограничение времето трябва да бъде добър и verfied. Бъгове и закъснение? Забавяне може да бъде уловена във времето анализ (ДАТ). Бъгове? Бъгове са навсякъде във всеки дизайн. И има бъгове в FPGA и ASIC. Но толкова дълго, колкото е синхронен дизайн и отговаря на времето, той ще работи.

 

[ami]

Hi, My последните запис-Out чип се проверява както от борда на FPGA и симулация (RTL и порта ниво), и тук са някои от моя опит: 1. от проверка на кода на FPGA борда, може да се уверете, че чип функционира добре. Има някои функции изискват много дълго време да бъдат проверени от RTL симулация, и FPGA е единственият избор. 2. с изключение на използване на FPGA - директно -> ASIC Tecnology, проверка на порта / времето с SDF файл е задължително. Проблемът тук не е функция, но времето. 3. Чувствам, всеки код, който внимателно проверени от RTL симулация ---> Run и в борда на FPGA + + + SDF времето Проверете OK ---> ASIC чип ще функционира OK. rgrds,

 

[bajahaya]

Здравейте, това не е необходимо един чип трябва funtionaly работят добре в ASIC, ако се докаже в дизайна FPGA. Причина: FPGA маршрутизиране ограничение задвижвани маршрутизация, това означава, че тя е неговата структура вече и само ние на късо, за да свързва всеки CLB да бъдат свързани. За разлика от ASIC има differnt топология маршрутизация. FPGA картиране се извършва за съответната architecuture и той може да използва по-голяма площ следователно повече забавяне, както и, ASIC на свой ред може да има по-малко площ и по-малко закъснение, така че данните могат да бъдат пристигането твърде рано. В ASIC имаме добър контрол върху времето изисквания и наличните инструменти днес са доста умни в opmitization, която е има в FPGA.So ние можем да осигурим, ако дизайнът на доказани в FPGA ще работят по същия в ASIC. Ние винаги трябва да отидете в дизайна поток за ДАТ и Paristic добив на кабели, които да знаят реално dealy и също така да осигури логика / функции на проверка. Поздрави, ALI

 

[SkyHigh]

no_mad, FPGA е бърз плат прототипи. Ще я използвате, за да се провери, че функционалността на RTL си дизайн работи. Основно правило: Винаги правилното нещо в началото, преди да слезе до дъното. От ASIC гледна точка, вие трябва да премине STA след пост-синтез, преди да се пристъпи към Планове. Опит: Вие може да премине STA след пост-синтез, но не може да премине след оформление симулация с SDF. Каква е разликата: ASIC дизайн е изкуство. FPGA дизайн е играчка. Ако можете да направите ASIC, можете да направите FPGA. Но не и обратното.