ASIC дизайн за начинаещи

[brunokasimin]

ало,

Аз съм началото на проекта ми за проектиране чип оформление (пълно ASIC Custom). VHDL на кодове са вече проверени функционално и какво трябва сега е да се започне проектирането VHDL чип с кодове, както ми entry.can дизайн някой да ми обясни общ дебит стъпка по стъпка от VHDL кодове до чип оформление?

THX в напреднала

Bruno

 

[carv_13]

1) синтезират си RTL в netlist с помощта на synthesization инструмент като дизайн компилатор.
2) Ако търсите най-правиш DFT, можете да изпълнява DFT в този момент от време.
3) Внос на сканиране добавя netlist в мястото и инструмента за маршрута, който използвате заедно със съответните библиотеки времето и файлове, времето ограничение.

Това е само преглед, участващи в процеса.Обърнете внимание на вашия инструмент ръководства, за да продължи с всяка стъпка.

-Aravind

 

[ljxpjpjljx]

общ поток: RTL кодиране-> RTL симулация-> синтез-> DFT вмъкване-> формална проверка (RTL да публикувате сканиране netlist) -> P & R -> CTS-> STA-> Публикувай симулация-> формална проверка (след сканиране netlist да публикувате netlist оформление) -> ДРК LVS-> tapeout

 

[jimaaa0]

Мисля, че ако се грижиш за консумация на енергия, за събиране на енергия трябва да се вмъкне между синтеза и P & R.