Array assignements в Verilog

[sujithchakra]

Може ли някой моля да ми помогне ..... какво грешно в следните твърдения? рег. [07:00] [0:7], [1] [0]

 

[aji_vlsi]

[Цитат = sujithchakra] Може ли някой моля да ми помогне ..... какво грешно в следните твърдения? рег. [07:00] [0:7], [1] [0]

 

[verma.ind]

Здравейте .... Мисля, ф декларира едномерен масив и възлагане на двуизмерен масив, който е защо дава синтактична грешка. Какво U HV заявяват, е 1-D масив на ширината на 8bit ..... За 2-D масив: рег. [07:00] ARR [07:00] [07:00]; [/ код]

 

[semiconductorman]

verma.ind, страхувам се, имаш погрешно мой приятел. Оригиналния код (sujithchakra) е вярна, но като Aji обясни, че не е възможно в Verilog, за да направи този вид assingment systemverilog обаче не позволява да напиша това. Ако имате absoultely трябва да направите това след това се опитайте тази. рег. [07:00] [0:7], [1] = [1] | 8'b1 Това ще работи добре (само за симулация)

 

[boardlanguage]

[Цитат = aji_vlsi] [цитат = sujithchakra] Може ли някой моля да ми помогне ..... какво грешно в следните твърдения? рег. [07:00] [0:7], [1] [0]