A Virtex-5 парче използване проблеми

[umairsiddiqui]

Според Virtex 5 Ръководство за потребителя (ug190.pdf):
-------------------------------------------------- ---
Всяко парче има F8MUX.F8MUX комбинира резултатите от F7AMUX и F7BMUX да образуват комбинаторен функция до 27 входа (или 16:1 MUX).Само един 16:1 MUX могат да се изпълняват по парче, както е показано на фигура 5-23.
===========================================
Сега код

Модулът mux16
(
вход clk,
вход [3] SEL,
въвеждане на [15] в
продукция
рег. Q
);

Винаги @ (posedge clk) започва
случай (SEL)
4'd0: Q <= в [0];
4'd1: Q <= в [1];
4'd2: Q <= в [2];
4'd3: Q <= в [3];
4'd4: Q <= в [4];
4'd5: Q <= в [5];
4'd6: Q <= в [6];
4'd7: Q <= в [7];
4'd8: Q <= в [8];
4'd9: Q <= в [9];
4'd10: Q <= в [10];
4'd11: Q <= в [11];
4'd12: Q <= в [12];
4'd13: Q <= в [13];
4'd14: Q <= в [14];
4'd15: Q <= в [15];
По подразбиране: Q <= 1'b0;
endcase
приключвам

endmodule
===========================================
Че получавам следния резултат използване Xilinx ISE 9.2.02i (IO буфери, които не са задължително) => 6 резена

а също и информация не съществува F8MUX!

================================
Окончателен доклад * *
================================
Окончателните резултати
RTL-високо ниво Изходна Име на файла: mux16.ngr
Най-високо ниво Изходна Име на файла: mux16
Изходен формат: NGC
Оптимизация Цел: Площ
Пазете йерархия: NO

Дизайн Статистика
# ЗИ: 22

Cell Употреба:
# BELS: 7
# LUT3: 1
# LUT6: 4
# MUXF7: 2
# FlipFlops / Ключалки: 1
# FD: 1
=================================Устройство използване резюме:
---------------------------

Избрано устройство: 5vlx220tff1738-2Резен логика Оползотворяване:
Брой на парче регистри: 1 от 138240 0%
Брой на парче LUTs: 5 от 138240 0%
Брой използва като логика: 5 от 138240 0%

Резен логика Разпределение:
Брой на Малко резена използвани: 6
Брой с неизползвани Flip пльосвам 5 от 6 83%
Брой с неизползвани LUT: 1 от 6 16%
Брой на напълно използван Малко резена: 0 от 6 0%
Брой уникални контрол комплекти: 1

IO Оползотворяване:
Брой на ЗИ: 22
Брой на свободните безмитни IOBs: 0 от 680 0%

===========================================
Проблема е, че имам нужда да се направи арбитър обработка на молбите 64 @ 250 MHz.Бях на изчисленията, че 64 битов 64:1 (с регистрирани междинни етапи) трябва да вземе 64 * 5 = 320 резени.Аз бях все още не е започнало, кодиран ... но изглежда безполезна<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Плаче или много тъжно" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Плаче или много тъжно" border="0" />

Добавен след 1 час 6 минути:lut опаковки се извършва след "План" ...

Дизайн Резюме
--------------
Брой на грешки: 0
Брой на предупреждения: 2
Резен логика Оползотворяване:
Брой на парче LUTs: 5 от
138240 1%
Брой използва като логика: 5 от
138240 1%
Брой използвайки O6 продукция само: 5

Резен логика Разпределение:
Брой заети резена: 2 от
34560 1%
Брой LUT Flip пльосвам чифта използвани: 5
Брой с неизползвани Flip пльосвам: 5 от 5 100%
Брой с неизползвани LUT: 0 от 5 0%
Брой на напълно използван LUT-FF двойки: 0 от 5 0%Добавен след 16 минути:Площ & времето изискване е строго ... моля кажете ми дали това е acheiveable цел (64 битов 64:1 mux struct @ 250Mhz), или не .. че получавам скептични ...

 

[Guest]

Здрасти,

Резултатите не са твърде изненадващо за тест случай.Инструментът е цяло голям чип да се използват и само трябваше да пусне и път една малка част от логиката.Той бе в състояние да отговори на времето, без ограничения, с помощта на специални пътеки в рамките на V5 парче, така че тя не направи никаква допълнителна работа за опаковката я
инча
Ако искате да използвате F8MUX всичко време, след което най-лесният начин е да се напише ниско ниво структурните verilog модула, които изрично instantiates този примитивен.Тогава вие просто се обадете на структурните модул и път, когато искате тази сграда блок.Както F8MUX е нова за V5,
бих предполагат openging А "случай" с Xilinx Отговор център, за да получите точния синтаксис за директна примерна на F8MUX.

---- Стийв

 

[aajizattari]

Аз се осмеляваш да не са съгласни с банджо
(но съм начинаещ)
Надявам U ще Поправи ме ако Iam погрешно

Мисля

U са използвали часовник

, която прави своя верига последователни ...MUxes са комбинаторен от природата .....Това е причината да получите нещо подобно състояние Машиностроене

U-скоро трябва да използвате стандартния кодиране стил за MUX

и използвате едно флип пльосвам на изходните ...

и може да използва separare винаги блок за тази флип пльосвам

или да използва примитивен ...

PLZ правилно ме

или ако не получи право на шанс

да ми няколко точки