4 входа Ехидна VHDL пепелянка

[killersbeez]

Здравейте, аз имам въпрос, гореща програма ехидна с 4 входа в VHDL! Аз направих този код VHDL дали е вярна?! Библиотека IEEE; Използвайте ieee.std_logic_1164.all; СУБЕКТ пепелянка е родово (сляпо: време: = 0 NS); порт (A, B, C, D: в std_logic сума: OUT std_logic); Край на предприятие; Архитектура функционални НА пепелянка BEGIN ПРОЦЕС (A, B, C, D) започва ако (A = '0 'и B = '0' и C = '0 'и D = '0'), тогава сума

 

[Fl1pFl0p]

Предполагам, стартирате, може би за един клас, в който случай Ripple Carry Adder е един seaching за. [URL = http://www.altera.com/support/examples/vhdl/v_f_add8.html] VHDL: Ripple-Carry Adder [/URL] и това обяснява ехидна пулсации за носене [URL = http://www.search .com / справка / Adder_ (електроника] Референтен за Адер (електроника) - Search.com [/URL]), който трябва да помогне.

 

[killersbeez]

казва, че това за мен и не мога да намерите това, което погрешно там: (digi.vhdl: пепелянка (функционални): digi.vhdl: 64: синтаксис грешка, неочаквано t_PROCESS, очаквайки t_IF в ПРОЦЕС v2cc: digi.vhdl: 1 грешки [COLOR = "Сребърен"] [SIZE = 1 ]---------- Мнение добавен в 00:45 ---------- Предишна публикация е в 00:27 -------- - [/SIZE] [/COLOR] Вижте проблем, всичко работи, но е с 4 входа пепелянка или нещо друго?!

 

[Fl1pFl0p]

Този ред показва броя на входовете: В STD_LOGIC_VECTOR ( 7 DOWNTO 0 ) това е 8bit пепелянка. Пулсации пепелянка, могат да бъдат каскадно колкото се може повече битове, както бихте искали. Ако четете позоваването връзката по-горе, и за цикъл причинява объркване, опитайте се да четете този пример. [URL = http://vhdlguru.blogspot.com/2010/03/4-bit-ripple-carry-adder-using-basic.html] VHDL кодиране на съвети и трикове: 4 битови Ripple Carry Adder с помощта на елементарната логика порти [/URL] Това е нивото порта 4bit пепелянка и стенд, за да се симулира поведението му.

<span style="color: grey;"><span style="font-size: 10px">---------- Мнение добавя в 18:31 ----- ----- Предишна публикация е в 18:15 ----------</span></span>
O wooo ... не виждам кода си на върха. Откъде, които идват от?

 

[sanju_]

Здравейте във вашата програма не е за носене и вместо "ако", можете да използвате "случай" ще бъде по-добре .. Ако искате да използвате друго, ако "по-добре да се използва" elsif ".... може да бъде Получавам съобщение за грешка в кода си, защото сте използвали толкова много "ако" и един "края, ако" http://www.edaboard.com/thread190952.html

 

[vipinlal]

Едно от предположенията, VHDL предлага elsif. Така че, вместо да използвате друг, ако всеки път, можете да използвате elsif. Кодът ще изглежда по-чисти и лесни за дебъгване. Вие сте използвали много "друго, ако" по-горе код, но doesn't имат достатъчно "края, ако" да покрие всички тях.